可编程逻辑元件（PLD）发展至今，其容量已大到足以实现以往仅能由ASIC或SoC技术来实现的复杂系统。我们称这种系统为可编程单晶片系统（SOPC）。由于容量增大，也让PLD的设计变得愈来愈复杂，为了在更少的时间内完成此一复杂系统的设计，以达成产品及时上市的需求，用户必然需要新的元件、工具和设计方式。

在今日的系统级设计中，设计者把系统划分为功能区块或「模组」。为管理与整合这些模组的性能，需要新的PLD设计方式，而采用模组架构（Block-Based Design）的设计流程是设计、验证和最佳化百万门级晶片的最有效方式。

小组模式的设计方法

通常一个PLD设计者可以用多个晶片完成设计。现在，多个设计者一起完成的复杂系统，可以适当分配到单个大容量的PLD中。如(图一)所示，系统设计者可以把一个复杂的系统划分为独立的模组。每个模组由一个设计工程师进行设计、最佳化和验证。整个系统的时间限制可以转换为每个独立模组的时间限制。一旦单独模组经设计并验证后，系统设计者可以对顶层设计进行编译和验证。

这些设计者都面临着面市的压力，而得善用过去曾最佳化过的设计模组或智慧内核（IP）以提高生产效率。设计者需要让这些模组能够稳定地工作，并确保顶层系统满足所有的时限和性能要求。

《图一 模块架构的设计方式》

满足性能是复杂的问题

随着越来越多的设计者采用小组模式的设计、模组架构的设计流程和设计再使用，如何满足整个系统的性能和时限要求也变得越来越有挑战性。

尽管系统中的各个模组都可以满足时限和性能需求，但当所有的模组整合到一个系统中，整个系统可能不能满足这些要求。另外，一个模组的改变可能影响其他模组。设计者可能不得不重新最佳化模组，造成反覆多次的设计。为了避免这种重复工作，设计者需要一种允许锁定每个模组性能的设计流程，以让小组模式能有效率地完成设计。

高效率的模组架构设计

以Altera Stratix为例，为达成高效率模组架构设计的目的，其元件结构体系和互连布线结构是采用DirectDrive技术架构的专有MultiTrack互连，能够进行模组架构的设计。 MultiTrack互连包括长度不等的连续、性能最佳化的连线。这些不同长度的连线允许Quartus II软体布线器选择合适的互连长度以最小化特定信号的延迟。

DirectDrive技术是专有的、确定的布线技术，它确保了无论在元件任何位置的任何功能都使用相同的布线资源。注意Stratix元件的互连结构在整个元件中都是一致的。 DirectDrive技术确保每个逻辑单元有同样的布线结构，所以能同样地存取MultiTrack互连线。每条选定的线路有自己专用的信号源缓冲，以最小化负载对线路的影响。

以往PLD体系结构中的互连线不具有这种灵活性，模组的性能取决于它在元件中实际的位置。然而在Stratix元件中，无论模组在元件中什么位置都可以确保它的性能。 DirectDrive技术无需由设计改变或添加必要的、耗时的系统重新合成过程，从而简化了模组架构设计的系统整合阶段。

这两种新的结构优势为设计提供了自由添加、修改和移动设计部分的技术可行性，而不会对设计性能造成负面影响。

快速的设计最佳化

另外，LogicLock增量设计则是Altera Quartus II设计软体中的特殊新技术，它可以进一步帮助设计者快速有效地实现Stratix元件的设计。当使用LogicLock方式时，每个模组可以独立地进行设计和实现，然后在把它们导入到顶层工程中。设计模组所在的位置和所需的性能由回注（back-annotation）来锁定。因此，模组只需要最佳化一次。 (图二)比较了有无LogicLock方式的设计流程。

《图二 LogicLock设计流程比较》

LogicLock可以用于专用逻辑模组，及Altera或AMPP伙伴的预先验证智慧内核（pre-verified intellectual property , IP）。 LogicLock流程保证了在现有工程中实现逻辑模组或把模组导入其他工程中时有可重复的性能，如(图三)。

新的LogicLock设计方式为模组级性能维护、增强结构化设计流程和最佳化设计重用提供了更短的设计周期。

《图三 LogicLock设计重用》

结论

采用构建在新的高性能架构之上的PLD元件，可简化复杂的系统设计，允许更高的系统整合。本文介绍了采用模组式架构的设计方式，可简化模组设计的性能最佳化，灵活地把系统的功能整合到元件中。这些高性能、大容量的PLD在开发复杂设计中，具有更低的开发成本，更短的设计周期和更快的面市时间，允许设计者把更多和更复杂的功能整合到单个大容量的元件中。

(作者任职于Altera公司)