随着科技产品的多功能化与体积微小化，元件间的系统化整合也被视为未来通讯及资讯电子产品的重点发展技术。目前业界正朝系统单晶片(System on a Chip，SoC)与系统化封装 (System in a Package，SiP)技术两个方向努力，其中又以系统单晶片被视为未来电子产品设计的关键技术。然而系统单晶片发展至今，由于技术瓶颈高、生产良率低，以及要将不同功能的IC整合于同一晶圆上制造，制程上的整合(如CMOS、 DRAM、GaAs、 SiGe)所需的研发时间长，加上成本高等因素，对多数制造厂商而言系统单晶片仍处于研发阶段中。

在系统单晶片技术发展尚未成熟的过渡阶段中，同样强调体积小、高频、高速、生产周期短与成本较低的系统化封装技术(SiP)，则成为许多厂商以最小的代价与技术风险，以有效缩减产品尺寸的元件整合方法。 (图一)描述了系统组装与元件封装朝着体积轻、薄、短、小化的演进过程。

《图一 系统组装与组件封装的演进》 数据源:Source：Amkor、Fujitsu、ChipPAC

SiP封装原理

SiP或许是新名词，但SiP所用的封装技术对封装业来说并不陌生，因为SiP的封装结构整合了多晶片模组(Multi-Chip Module，MCM)与多晶片封装(Multi-Chip Package， MCP) 等相关技术。

藉由高密度的基板(Substrate)连接IC与IC达到系统或次系统模组化的MCM封装观念是于1984年提出，在往后的十年中，其研发重点在于高密度互连(HDI)基板的开发。基板并依据其材料可区分为矽基材基板MCM-S(Silicon)、共烧式陶瓷基板MCM-C(Ceramic)、沉积式薄膜基板MCM-D(Deposited Thin Film)及高分子积层板MCM- L(Laminate)等。不过，MCM封装由于基板价格过高，因此只适合用于军事或特殊用途的IC封装上。

此外随着手提电话等携带式商品的发展，利用晶片堆叠式的封装以有效缩小电子产品体积的方式也开始出现，这种将多颗IC封装成一颗IC即是所谓的MCP封装。现行的手机Flash与SRAM记忆体就是采用堆叠二颗IC的堆叠型多晶片封装(Stacked/MCP)。

目前在封装体中，晶片与封装基材的接合方式有打线接合(Wire Bonding)、卷带接合Tape Automated Bonding (TAB)、覆晶凸块接合(Flip-Chip Bonding)或是如Intel 所提出的BBUL封装的覆晶无凸块(Flip-Chip Bumpless) 接合等方式。而在各封装厂所提出的多晶片封装(MCP)方式中，依据晶片放置方法与接合方式又可细分为：平面式打线接合、平面式覆晶凸块接合、晶片堆叠式的打线接合、晶片堆叠式的覆晶凸块接合及打线接合混合等的方式。 (图二)为各种MCP的封装结构。

《图二 各种MCP封装结构》 数据源:Source：Amkor、Fujitsu、ChipPAC

SiP特性分析

虽然SiP的封装方式类似于MCM与MCP的技术，然而事实上，SiP的优势在于它可以整合其它元件如被动元件及天线等系统所需的元件于单一封装里，并使其具有完整的系统功能。此外SiP更有机会将光电元件与微机电(MEMS)元件整合进来，而达成所谓光、机、电化的整合。

SiP目前主要应用领域为高频无线通讯产品及资讯数位产品两方面。以无线通讯市场为例，蓝芽(Bluetooth)目前是相当热门的话题。多数制造厂商将功能简化为3-4个模组设计，如功率放大器(Power Amplifier，PA)模组、射频(RF)功能区模组、基频(base-band)功能区模组。以功率放大器为例，以往它的设计是采用分离式元件(Discrete)进行组装，但这样作在阻抗的匹配问题上会有微调(Tune)的困难，因此有些PA晶片厂商在设计功率放大器模组时，会将PA晶片与几个被动元件封装一起，以提供输出与输入端达50欧姆的阻抗匹配电路，这样除了使产品在高频讯号更加稳定外，还能大幅减少无线通讯产品所需之外部元件。

模组化设计只是初步的规划，最后终将整合为SiP发展，其优点在于︰IC设计公司已经为下游系统客户解决了部份的相容问题，且SiP可让产品体积减小，缩短设计时间，加速产品上市时间，同时节省成本。 (图三)为蓝芽模组(Bluetooth Module)与功率放大器模组(PA Module)产品。

《图三 Bluetooth Module与PA Module》 数据源:Source：Ericsson

有利于特殊应用范畴

在高速数位元件的设计上常常需要将ASIC或微处理器与记忆体整合在一起；如目前的绘图晶片模组便是将一颗绘图控制IC与SDRAM整合在于单一封装体内，这样不仅可以简化绘图晶片模组卡的面积与设计复杂度，更可减少绘图控制IC读取讯号的延迟时间，以达到高速的要求。 (图四)为数据通讯ADSL晶片组利用SiP的封装方式，整合三颗IC与被动元件，将可缩小产品面积达90%的例子。

《图四 整合三颗IC与被动组件于一体的SiP》 数据源:Source：Amkor(ADSL芯片组 SiP的实例)

《公式一》

MCM封装原理

多晶片模组(MCM)技术从1984年发展至今，仍未大量普遍应用，其原因除在于基板与制程成本过高外，另外一个重要因素为良好裸晶(Know Good Die，KGD)取得不易。良好裸晶指晶圆(Wafer)制作完成后，未经封装即进行全功能测试(Full Functional Testing)或什至进行晶圆等级预烧测试(Wafer Level Burn-in Testing，WLBI))者；然而目前Wafer Level Testing技术尚未成熟，且高密度的探针卡(Probe Card)尚处研发阶段成本仍高。

为何MCM需要使用良好裸晶(KGD)呢？这是因为将多颗IC封成一颗封装体时，其中若有一颗IC有瑕疵，就将导致整颗封装体内的全部IC都将因此无法运作。我们可以以MCM封装的良率计算来说明，(公式一)与(公式二)为其计算方式。假定基板系经测试且封装技术亦无问题，因此其良率为100%，若假设单一颗IC的良率为90%，因此倘利用此相同良率的5颗IC制成MCM时，则此MCM的总体晶片良率将只有59%，在这样的良率下能进行商业量产吗？

MCM所遇到的良好裸晶取得问题，一样会发生在使用多裸晶封装的MCP封装或SiP封装身上，因此唯有取得良好裸晶，才可增加SiP良率、提高SiP的竞争力。

堆叠技术原理

堆叠(Stacked) 是另外一种常见的多晶片封装技术；它是将个别晶片封装完成后再进行堆叠的动作(Multi-stacked Package Technology)，因此与多颗裸晶片堆叠的MCP封装不同，如(图五)即是先完成导线架(Lead-frame)型式或BGA型式的封装后再进行堆叠。

这样的优点在于可以在个别的IC封装完成后先进行测试，并只将通过测试的封装进行堆叠，以解决无法取得良好裸晶的问题。目前这种封装方式的研究方向在于使堆叠后的厚度可以减小。

覆晶封装之突破

(图五)为Toshiba开发中的立体堆叠之薄型化封装(3-D Paper-thin Package，PTP)，为了要达到Toshiba所定义的薄型化封装，因此在未堆叠前的IC封装厚度就需小于0.2mm，所以晶片需进行磨薄的超薄化晶圆制程(Ultra-Thin Wafer Processing)，基板也需采用薄型化基板如Tape型式的基板或新式的无核心层(Core layer)基板等，而晶片与基板连接也应使用低高度(Low Profile)方式如以覆晶式无凸块(Flip-chip Bumpless)连接方式，这些技术都将是未来发展薄型化堆叠封装的关键所在。

《图五 立体堆栈之薄型化封装》 数据源:Source：Toshiba (3-D Paper-thin Package，PTP)

SiP封装技术潜力大

在高频与高速的电子产品中，被动元件目前扮演了相当重要的角色，如RF匹配电路所用的电感器与电容器、数位电路里所需的去耦合电容与消减杂讯效应旁路电容、终端电路所用的电阻器等。这些被动元件为了避免杂讯干扰与发挥有效消减杂讯的功能，必须放置在接近主动元件的封装接脚处，而SiP封装通常会将电路设计所需的被动元件直接放入封装体内，这样能将被动元件放置在主动元件裸晶片的接脚旁，更能减少主动元件封装路径所产生的寄生效应。

目前另外一个与被动元件整合有关的热门话题，就是所谓的嵌入式被动元件(Embedded Passives)技术(图六)，它是将系统所需要被动元件整合于封装基板内，达到系统化封装的需求，目前的技术有陶瓷基材(Ceramic)的低温共烧技术(LTCC) 、有机(Organic)基板配合高介电系数的介电层材料技术，或是利用嵌入式高分子厚膜(Polymer Thick Film)技术等。嵌入式被动元件的优点除了减少被动元件占用的基板表层面积，以及将被动元件更加接近主动元件外，更由于没有被动元件的封装接脚所产生的寄生效应，因此电气特性在高频讯号的表现上能更稳定。

《图六 嵌入式被动组件的基板设计》 数据源:Source：Semiconductorfabtech.com

结语

SoC是系统整合的完美表现，但它却必须颠覆传统的半导体产业生态。相对的SiP则是利用后段的封装技术将各晶片封装在一起，但却能以最小的代价与技术风险将系统整合的精神表现出来，也不会颠覆整个产业生态。除了运用现有的封装技术发展，我们更期待不断有新的晶片接合方式、新的堆叠方式及新的整合型基板开发等技术的不断提出，使SiP不论在体积缩小化或电气效能的表现上都更上层楼。 (本文由钰桥半导体提供)