使用可编程逻辑器件（PLD）的主要优势之一是PLD提供了一个硬件平台，在这个平台上，在设计的早期就可以进行软件开发、建构模型、系统层级仿真、知识产权（IP）内核整合和联合验证。现在，一类新的产品正在浮现出来，在复杂的单芯片系统（SoC）设计中，它将PLD在灵活性和产品面市时间上的优势与预先设计好的处理器内核、内存和外部设置结合在一起，这在过去是不可能的。这些器件要求新的设计输入和仿真工具，以及用于各种IP模块之高速周期精确的特性模型。

尽管PLD在规模、速度和复杂度方面都有所发展，但是，仅仅这些还不足以使可编程单芯片系统（SOPC）的设计得到普及。设计和提供使用方便的嵌入式处理器内核以及其他的硬式IP宏功能或者IP软式核心，从而提供ASIC所不具备的灵活性和产品面市时间优势，也同样是很重要的。这些预先设计好的内核，在SOPC设计中可以很容易地例化和仿真，它们的应用消除了冗长的内部开发和第三方IP授权的保护，从而加速了整个设计的流程。

解决系统层级问题的完整模型

处理器是一个在PLD结构中可执行合成的软式核心，还是一个预先放置好的硬式宏单元架构的设计，将影响最终设计的实际性能、规模和功耗水平。并且，每一种实现方法都有它自己的设计流程要求。在进行一个CPU架构的设计时，一个基本的要求是使用一个周期精确的指令集仿真器（ISS)。就标准的嵌入式处理器内核而言，ISS是普遍存在的，MIPS Technologies和ARM Ltd就提供这样的ISS。例如，在特定的应用程序中，动作驱动的仿真器执行指令并仿真它们的性能，而事件架构的仿真器则可以提供性能统计、特征总结和包含逐个周期指令信息的追踪文件。对特定的应用程序，ISS的速度可能还不够快，并且，安装在硬件评估板上的处理器经常是通过除错埠来除错的。

为了最佳地解决系统层级的问题，关于处理器内核与内存，与其他器件以及与I/O单元如何相互作用的精确完整的模型是至关重要的。当设计一个硬式的处理器宏功能时，通常需要一个总线功能模型，这个模型描述SoC设计内部特定的系统总线操作、频率以及处理器与其他模块的接口。当利用处理器软式核心进行设计时，为了验证实际的PLD物理实现是否满足处理器子系统的频率规范，特性模型是必不可少的。另外，上层对PLD架构的整个SoC设计之VHDL形式或者Verilog形式的RTL仿真的支持、特性仿真，以及对VHDL和Verilog测试手段支持也是必需的。

对于嵌入式系统软件开发来说，标准软件工具设计套件支持的嵌入式架构处理器解决方案是很重要的。这个标准软件工具设计套件由编译程序、除错程序、组合程序、链接程序、加载程序以及必需的软件链接库和应用功能组成。像MIPS和ARM这样的工业标准结构为系统软件开发提供了多种实时操作系统（RTOS）支持和软件工具链支持。

很明显的，可编程单芯片系统的设计要求一种设计方法，这种设计方法与软件开发和传统的PLD合成、仿真和布局布线并行展开的能力，与模型和除错嵌入式处理器和其他IP模块的能力紧密的联系在一起。

可编程单芯片系统设计案例

以下将以Altera的32位软式核心RISC处理器 － Nios为例，说明可编程单芯片系统要求新的设计方法。

当在Altera的PLD系列产品中优化执行时，Nios的性能可达50 MIPS。Altera还提供MIPS和ARM架构的硬式核心产品，这些产品在与各种规模的APEX20KE PLD结构相邻的嵌入式处理器“带”上，除整合了定时器和UART等外部设置，也整合了中断控制器、外部内存接口、追踪能力以及单埠SRAM和双埠SRAM。(图一)显示了使用ARM992T处理器内核的Excalibur硬式核心实现的范例图。基本的嵌入式处理器“带”与各种数量的芯片内单埠SRAM、双埠SRAM以及相应规模的PLD结构一起实现，为设计者提供了多种选择。Altera还为嵌入式处理器“带”提供了一个周期精确的模型，用来实现仿真功能。

《图一 ARM架构的Excalibur SOPC实现》

在其功能插件MegaCore中，Altera还提供了多种自行开发的软式核心以及通过Altera的Megafunctions合作项目（AMPP）由第三方合作者开发经过优化的软式核心。Megafunctions模块包括数字讯号处理（DSP）、网络通讯、PCI控制器和外部设置等内核，并对器件的驱动程序提供支持。MIPS和ARM架构的Excalibur产品都将使用符合先进微控制器总线结构（AMBS）工业标准的高性能总线（AHB）与Altera的Megacore或者其AMPP合伙人的IP内核接口。

(图二)显示了Excalibur的工作流程以及完成一个设计举例所需的各种软件工具。SOPC Builder是一个图形用户接口（GUI）架构的开发工具，用来简化系统设计。大多数系统由通过总线相互连接的各种IP模块组成。使用SOPC Builder时，设计者需要做的就是选择所需的模块，并利用Altera的MegaWizard GUI为每个模块选择不同的参数和不同的频率区域。SOPC Builder为每个模块产生可合成的程序代码，生成总线，配置缓存器，并提供仿真模型。

像Mentor Graphics的LeonardoSpectrum、Synplicity的Synplify和Synopsys的FPGA Express这样的第三方合成工具是用来产生闸级网表的。Altera的软件Quartus接收闸级网表，并在APEX PLD结构中进行实际的布局布线，从而最佳地实现设计。SOPC Builder还可以产生C语言的档头文件和外部设置驱动程序，这些档头文件和驱动程序可以用在标准的嵌入式软件开发套件中。

《图二 Excalibur工作流程》

ARM和MIPS架构的Excalibur SOPC产品都支持Quartus软件提供的，称为SignalTap 的逻辑分析器megafunction。这是一个参数化的嵌入式逻辑分析器，它使得用户可以通过IEEE Std. 1149.1的联合测试行动组（JTAG）电路存取PLD结构内部的信号。当器件工作时，SignalTap从内部节点上捕获信号，并且可以使用APEX PLD的嵌入式系统区块（ESB）中的RAM储存采集的数据。利用SignalTap，设计者可以快速分析器件的内部逻辑，而不用将内部信号引到I/O引脚上。

MIPS架构的Excalibur产品支持一种增强的JTAG（EJTAG）埠，这个埠可以挂接在第三方厂商的解决方案上，实现软件跟踪除错、断点设置和原始码的单步执行。

ARM的原始码跟踪除错软件是用来除错运行在Windows架构环境或者UNIX环境的应用程序，这些应用程序可以用C++、C或者汇编语言编写。该跟踪除错软件也支持ARM架构的Excalibur产品。

提供标准的运行控制除错功能的嵌入式ICE逻辑业已存在，它是通过一个JTAG埠来控制的。这种逻辑可以通过编程产生断点，使处理器停止运行并进入一个除错状态，在这个状态下，内存和缓存器内容可以检查或者修改，原始码可以单步执行。ARM内核还支持一种嵌入式追踪宏单元。嵌入式追踪宏单元监视ARM系统总线并通过一个追踪埠将经过压缩的信息传送到一个称为追踪埠分析器的外部器件储存起来。除错工具从追踪埠分析器获取数据并重构处理器操作的历史。追踪显示包括符号信息以及与被除错原始码的链结。嵌入式追踪宏单元也是通过JTAG埠来控制的。

结论

可编程单芯片系统的解决方案以质优价廉的方式提供一流的技术、设计灵活性和过去不可能实现的更高系统层级性能，将使设计者完成微处理器架构的设计方式发生革命性变化。系统设计者将不必再保护自己的CPU或者其他IP内核和授权，从而避免高额的NRE和晶圆光罩成本，避免单元架构的ASIC设计之冗长开发周期。

从产品面市时间的角度来看，尤其是在那些工业标准或者算法处于变动状态（例如，第三代无线基地台）的应用中，在设计或者生产过程中修改设计的灵活性是极具吸引力的。重要的是，这些新的可编程单芯片系统的出现和采用，提供了一个完整合成的硬件软件解决方案，使得系统软件开发、IP内核整合、设计输入、建构模型、仿真、除错和合成等过程在一个紧凑且容易使用的设计环境中实现。