前言

从模拟微调应用中的位级、一直到数据或代码储存的千位等级，CMOS 兼容的单一多芯片嵌入式 NVM 的应用范围越来越广。CMOS 的兼容性设计，却给工程师带来必须克服保存和耐久性的挑战，因为浮动闸直接与后端晶体管接触，所以在高温下，数据保存力很差。泄漏和添加剂外形没有针对热载流子的产生和注入进行优化。循环导致氧化物损害严重，使得耐久力变差。本文所介绍的一些机制和解决方案，可验证出实验结果与理论分析是趋于一致的。

介绍

嵌入式非挥发性内存（NVM）可轻松更新微代码（microcode）和系统配置（system configuration），因此加强了系统芯片（system-on-chip，SOC） 的功能及灵活度。传统的多层／分裂栅NVM技术需要专用的多晶硅、不同的隧道氧化层浓度以及改进的接合掺杂添加剂外形，这些将会增加当嵌入到标准 CMOS 制程时的处理复杂度并提高成本。因此业界针对CMOS 的兼容性进行了替代技术的开发，以便降低成本。[1][2]

从模拟微调应用中的位级一直到数据或代码储存的千位等级，CMOS兼容的单一多芯片嵌入式NVM正在寻找更大范围的应用。与CMOS兼容的 NVSM基本原理，是将传统闪存中的多层闸进行分解，并开发两个标准的CMOS晶体管来替代浮动闸──隧道氧化层和控制闸──多晶硅层间 ONO堆栈。也因此让工程师无需变更任何程序，便可采用标准的CMOS逻辑程序共同开发NVSM单元。这不仅降低了SoC和ASIC集成电路的成本，同时还简化了芯片上IC系统的整合处理。事实上，藉助此种记忆单元，任何存取标准CMOS制程的工程师都能将NSM整合到一个集成电路中。[3]

(图一)显示CMOS兼容NVM技术的范例PMOS的基本位单元架构。该单元包含一个编程PMOS晶体管，一个控制闸PMOS和一个抹除闸PMOS。在编程操作中，在适当偏压下，可编程晶体管将开启，汲极崩遗热载流子（DAHC）注入到浮动闸内。在抹除过程中，电荷透过Fowler-Nordheim（FN）隧道放电以擦除闸极。但CMOS兼容也带来了一些独特的耐久可靠性问题。因为浮动闸直接与后端晶体管接触，所以在高温下，数据保存力很差。泄漏和添加剂外形没有针对热载流子的产生和注入进行优化。循环导致氧化物损害严重。要将性能提升至接近多层／分裂闸闪存的级别，同时还要保持较低的附加成本，这无疑是正面挑战准备采用CMOS的NVM所开发的产品。

《图一 CMOS兼容的 NVM 的范例位晶胞简图 》

严峻挑战与应对方案

透过后端介电质漏电

和多层/分裂闸或SONOS NVM（其浮动闸或氮化物储存介质 「夹在」优质前端氧化层和多晶硅层间 ONO堆栈中间）不同的是，在CMOS 兼容的 NVM 中，浮动闸会直接与后端介电质接触。现代MOSFET设备的截面着重于如(图二)所示中显示的后端层。

《图二 现代 MOSFET 设备的截面着重于后端层》

除了透过前端隧道氧化层漏电流外，储存在浮动闸上的电荷还透过后端介电质寻求其他漏电流路径，其中后端介电质由TEOS、氧氮化物和等离子体沉积氧化物组成。trap辅助隧道效应（TAT），结合透过热激发在氮化物中进行电荷传输，可提升电荷衰减率，与SONOS案例中所看到的情形类似。[4](图三)中图标出此一机制。

《图三 》

＜注：图注：采用CMOS的NVM的持续力减退机制透过TEOS中的 TAT和氧氮化物中的热激发，浮动闸上的电荷藉助后端介电质寻求其他漏电流路径。＞

根据（图三），如果浮动闸直接与后端氧氮化物环接触，预计高温数据保持力将会更差。这一点可透过(图四)中的实验数据得到证实，其中省略了TEOS沉积，且浮动闸直接与SiON接触。

《图四 》

＜注：图注：有无氧氮化物环，对CMOS兼容NVM的高温数据持续力有极大的影响，这是理论模式的直接验证。＞

以下几种措施可提升高温下的持续性能，例如增加TEOS氧化层浓度，或改变SiON沉积流程降低陷阱密度，来降低其传导性。[5]但对于CMOS兼容的NVM应用，需额外考虑重新验证CMOS核心设备的成本、研发周期时间等因素，所以尽量不要影响CMOS平台。最好的解决方案是透过添加其他掩膜，选择性地将SiON从NVM位晶胞的顶端蚀刻掉。排除了氮化物影响，漏电流就能得到良好的抑制。(图五)显示了此一建议解决方案的高温数据持续性能。

《图五 所提出的NVM架构的持续性能 》

耐久力

在与PMOS、CMOS兼容的NVM中，漏极雪崩热载流子（DAHC）编程和Fowler-Nordheim（FN）隧道擦除是常用的机制，具有低电压和低功耗优势。[3][6]但是因为标准CMOS制程并没有透过明确地设计漏极和掺杂轮廓来优化热电子的产生和注入，所以热载流子注入效率非常低，耐久力也很差。

(图六)显示出对一个配置了标准0.18um CMOS制程的PMOS晶体管DAHC注入的闸极电流。

《图六 PMOS晶体管中的DAHC注入电流和汲极偏压倚赖（源极接地）》

《图七 DAHC造成严重的氧化物／接口损害。闸极电流因电子俘获而急剧减小》

《图七 DAHC造成严重的氧化物／接口损害。闸极电流因电子俘获而急剧减小》

在（图六）和（图七）中，源极接地，这是标准的编程偏压方法。(图八)说明了在DAHC注入中应用源极偏压的效果。

《图八 》

＜注：图注：闸源极偏压DAHC注入与-5V的漏极偏压相比，闸极电流增加近4 倍。如果指定闸极电流，源极偏压DAHC方案可以接受更大的浮动闸电压偏移。＞

随着汲极偏压的不断增加，闸极电流将显著增强，而隧道电流却不会相应增强，如(图九)所示。

《图九 如果有闸源极偏压，则隧道电流较低》

因为隧道电流大，并且考虑到操作区域，不会在无源极偏压（Vd=-6V Vs=0V）的情况下选择相同的漏极偏压。(图十)进一步展示了该编程方案与标准DAHC注入条件下有着相似的闸极电流的衰减率。

《图十 》

＜注：图注：如果指定注入电流，闸源极偏压的DAHC注入不会比在源极接地的情况下降更快。＞

根据PMOS的NVM中，经过多个编程／擦除周期后，闸极注入电流降低将会使潜在浮动闸电流增加。浮动闸源极偏压增加会减小隧道电流，但如果反过来，又会使更低的热电子注入电流和更高的浮动闸源极偏压。这种积极的响应将导致较早出现不可靠的编程，或者极差的耐久力。

采用闸源极偏压DAHC方案，支持热电子注入的电场将会增强，同时隧道电流将会减小，因而为CMOS兼容的NVM 应用提供了低功耗、低电压和高耐久力的解决方案。对于相同的初始编程电流，会有更大的空间来容纳闸极偏压的增加，因而延迟不可靠编程位的出现，即容纳更多编程／擦除周期。对于相同的初始闸源极偏压，源极偏压DAHC编程方案会提供较高的闸极注入电流或者更快的速度，隧道电流较低。（本文作者均任职于美国国家半导体先进制程技术部门）

＜注：参考数据︰[1]McPartland R, Singh R, 1.25 volt, low cost, embedded flash memory for low density applications, VLSI Symposium, 2000.[1]

[2]White MH, Adams D, Bu J, On the go with SONOS, IEEE Circuits and Devices Magazine, Volume 16, Issue 4, July 2000.

[3] Vega-Castillo P, Krautschneider W, Single poly PMOS-based CMOS-compatible low voltage OTP, Proceeding of SPIE, vol. 5837, 2005, 953-960.

[4] Hu Y, White M, Charge retention in scaled SONOS nonvolatile semiconductor memory devices – modeling and characterization, Solid-State Electronics, vol. 36, 1993, 1401-1416.

[5]Bu J, White M.H, Design considerations in scaled SONOS nonvolatile memory devices, Solid-State Electronics, vol. 45, 2001, 113-120.

[6]Ma Y, Gilliland, Wang B, Paulsen, R, Pesavento, A, Wang, C.-H, Hoc Nguyen, Humes, T, Diorio, C., Reliability of pFET EEPROM with 70A tunnel oxide manufactured in generic logic CMOS Processes, IEEE Transactions on Device and Materials Reliability, Volume 4, Issue 3, Sept. 2004, 353 – 358.＞