随着第二代（2G）行动电话技术逐渐演进到更高阶的第三代（3G）技术，半导体制造商也面临许多前所未有的挑战。新一代的UMTS技术不但比现有的GSM/GPRS技术更为复杂，同时产品仍要继续维持轻巧的体积、与目前相同水准的电池寿命及成本。此外，新手机还必须支援双模（dual-mode）运作，能够在2G和3G网路间平顺的切换。

在技​​术发展之初，新一代的3G方案在晶片整合方面的确面临了成本过高、耗电量过高、体积过大、处理效能不足等问题。有些半导体制造商将现有的2G架构与设计理念加以延伸，开发出2G/3G合并方案。还有些厂商决定先专攻2G/2.5G方案，等3G市场逐渐成熟之后再开发新产品切入。正因为如此，目前市面上整合2G/3G的双模晶片方案为数甚少。

想要在已经接近饱和的市场开创一片新天地，新兴品牌必须推出够创新的方案才能成功。为了因应3G通讯的挑战，开发一套辅助处理器（co-processor）解决方案，与现有及未来的2G/2.5G基频处理器搭配使用，就不失为一项能够突破重围的创新方案。本文将为读者介绍整合式多模解决方案如何解决设计弹性、耗电量及开发风险的问题，顺利整合至手机产品中。首先，在开发工作开始之前，设计小组已经预先考量过多种设计方案，包括数位讯号处理器（DSP）及专属硬体设计等等。接着，设计小组决定以可修改组态的硬体搭配高弹性化软体作为最终方案，以发挥最高的软硬体效益，因应产品的多种需求。

《图一 双模架构 》

设计目标

任何以电池供电的掌上型产品都必须具备低耗电的设计。如果还要打入高销售量的消费性行动电话市场，成本上更是要精打细算，也就是说晶片的体积要小，整体的材料成本要尽量降低。此外，由于3G技术未来将持续演进（WCDMA 2Mbps、HSDPA等等），因此需要高延展性的架构作为强固的设计平台，以奠定未来晶片设计的基础。另外，由于目前市场上已经有许多成熟的高产量2G/2.5G解决方案，因此如果能以单一元件搭配现有的许多产品，将可发挥2G/2.5G产品高产量、低成本的效益。

DSP设计与硬体式设计之比较

设计首要考量的重点就是传统DSP设计及硬体式设计间的优劣比较。专属式硬体设计比起采用DSP的同类型产品而言，不但耗电量较低且效能也较高，这已经是众所周知的事实。在设计之初，WCDMA标准已经成熟，因此硬体式设计能够提供一套可行且低耗电量的设计方式，在实际设计的状况下，硬体式设计的耗电量也的确比采用多个DSP核心的同等产品低了25％。不过，另一种见解认为采用专属硬体设计会牺牲设计的弹性，这一点在稍后文章中也会加以讨论。

其次要考虑的重点是产品设计之延展性要能够支援未来规格的不断演进，尤其要能支援更高的资料传输速率。目前的设计不论是上传或下载，都是固定支援最高384Kbps的速率，未来为了支援HSDPA技术，更将要求达到14.4Mbps的传输速率。随着资料传输速率的提高，DSP建构法也会变得愈来愈复杂，因为系统的延展需要增加更多的平行处理器，必须处理许多时序的问题。硬体式架构本身具备平行性，当资料速率必须提高时，对整体的硬体结构影响不大。

至于设计弹性的问题，主要有两个重点需要考虑。第一、将处理器区块纳入硬体电路逻辑中，要如何同时保留设计弹性？关于这个部分，只要在设计中采用硬体区块处理一些常态性的运算，例如回旋编码（Convolutional coding）、Viterbi解码及Turbo编码/解码等，并为这些区块撰写完善的软体架构，负责快速的可编程控制功能及重新组态功能，以保持这些区块的运作弹性。第二个要考量的重点是该元件必须能连接到多种2G/2.5G主机处理器（host processor），而且所欲连接的主机装置不需要做硬体上的修改，这个弹性需求则可以透过SRAM记忆体汇流排作为两种处理器之间的连接介面来完成。

根据以上架构描述，利用ARM7方案所做的硬体式设计可以保留许多DSP方案所具备的弹性。由于资料路径的时序及建构方式是固定且确定的，因此可以轻易地扩充其控制软体，而不会影响系统的整体即时设计。此外，软体进行最佳化时的小修改，不会影响整体设计，因此不需要再耗时重新测试。这些系统设计上的特色，是确保系统能满足3G系统效能需求的重要因子。一般而言，要设计能支援384Kbps连线的复杂DSP系统并不成问题，困难的是在网路需要复杂的参数组态时（尤其是UE端），如何继续采用此种DSP系统。针对这样的需求，硬体化的资料路径可保障系统整体所能支援的资料流量，不会为了满足网路需求而牺牲部份效能。

《图二 软硬件分工模式 》

为了使数位基频辅助处理器及所需的类比功能达到最理想的实体尺寸，进一步比较平行DSP核心（搭配相关的区域记忆体）及专属、可组态式硬体方案两者的尺寸优劣。相较之下，单一的RISC ARM解决方案具备简化的指令集及较小的程式码，而平行DSP核心的建构方式，其合并指令集较大，程式码及区域记忆体需求也较高。前者可提供较精简、较具延展性的解决方案。因此采用硬体式设计可获得较高的效能，而且晶片的实体尺寸不论是考虑延展性或耗电量，都比多核心DSP建构法更为理想。此外，在系统中也包含了讯号收发的DAC/ADC、GP DAC等类比功能，因此不需要再外接独立的类比元件，有助于成本的降低及实体尺寸的缩小。同时，透过撰写自订式RTOS系统负责所有排程功能，能够进一步提升方案的性能。不但成功将程式码缩减为2K（相较于原先的16K），而且MIP也由55个降低为37个。

处理器架构的设计概念，是与主机处理器晶片共同分担如协定堆叠引擎、AMR Vocoding等工作，但尽量减少两元件间的通讯，将频宽尽可能保留给真正的资料传输之用。前面曾经提过，此款设计将演算法置入硬体中，能快速控制这些硬体区块，并设定其参数，其中有些部分在每个时槽（slot，相当于667us）就会设定一次。此种软硬体混合的分工模式，不但可提供最高的硬体运算能力及较低的耗电量，还保留了系统运作的弹性，可因应UMTS规格所涵盖的多种应用场合。

硬体资料管线的软体控制，最好是由MCU负责，因为MCU的管线较短，而且中断延迟（interrupt latency）较低，对于某些即时性功能的支援相当重要，例如电源的控制需要低于45μs的回应速度。此外，以MCU为主的控制系统，非常适合具有许多分枝的程式​​码。相较之下，DSP系统比较适合高运算需求的单组程式码。利用ARM7TDMI设计MCU可以兼具低时脉、低运算量的需求，例如TFCI解码、电源控制等等。如此一来，不但能够提供效能上的效益，还可保留充裕的弹性，在实地测试时可将这些功能进一步最佳化。此外，这种软硬体混合分工模式，很适合利用序列埠进行侦错，使硬体及软体的暂存器都能完全显示。

结语

在设计时，采用ARM次系统零快取组态，可降低耗电量、记忆体空间及晶片尺寸。不论程式或资料记忆体均无等待状态（wait state）而可快速存取。另外，所有的硬体暂存器及需要GSM/GPRS主机装置加以控制、存取的元素，都可在一个等待状态后存取，此架构可提供大量的运算效能，其核心的实际速度为61.44 Mhz，也就是将晶片速率3.84Mbps乘十六倍所得。在资料全速传输的状态下（384Kbps上传及下载），其负载量还略低于60％，因此不但游刃有余，而且耗电量低。另外，ARM次系统和专属硬体功能一样内建一套时脉闸控系统（clock gating system），使电力的消耗达到最佳效率。

（作者为Zyray Wireless行销暨业务发展副总裁 ）