对于获得IP授权的业者（注：以下简称IP受权业者）而言，软形IP同样地也提供了很大的好处。软形IP让半导体伙伴厂商能针对新的矽制程重做配置，加上利用自己内部设计流程中的各种特色，他们得以在核心设计中增加附加价值。

当IP代表的是一个复杂的元件时，比如说一个微处理器的核心，各阶段业者必须确保的是硬形虚拟元件（VC）的开发或端末使用者的整合等作业上生产力的发挥不会受到限制。理想的状况是尽可能简化整合流程，将核心塑造成一个元件库中的元件，则整合一个复杂核心的工作便能像整合一组RAM区块一样地简单。

复杂IP方案的研发业者必须确保其IP不管实现在何种矽制程中，皆能有一致而确切可期的品质。同时，他们所开发的IP必须被保护好－一般是运用预防原始码流入端末使用者的方式。这些要求看来似乎互相矛盾，所以对于IP供应商、受权业者、以及端末使用者而言，要达成这些要求最好的方式就是提供高品质的IP，以及一个成熟并且支援虚拟元件开发与整合的设计流程。

在以这些需求为目标情况下，ARM与Synopsys正专案合作，以一个「明星级（Star）」IP为核心的开放式设计系统为基础，开发一套设计参考流程。

智慧财产的特性

矽智产大致可以区分为三类，分述如下：

「明星级」IP

「明星级」IP是属于复杂而具机密性的设计，对端末使用者与受权厂商而言具有较高的价值。明星级IP的价值主要即源自于它的复杂度，它们往往须耗费数以年计的人力资源成本来开发。其它特性则包括像市场占有率以及协力厂商的支援（用以保护端末使用者与受权厂商的投资），这些因素都对明星级 IP的价值有所贡献。由于价值较高，明星级 IP的供应商一般会透过授权协议以及加密技术来保护自己的资产，例如提供加密后的模型而非原始码。市面上像是ARM的处理器核心或MIPS、Rambus等、以及其它厂商提供的IP便属明星级的IP。

「标准型」IP

第二类IP为「标准型」IP。包括像PCI、USB、IEEE-1394等介面逻辑及其他IP。虽然这些技术标准均已有详细的规格记述，这类型IP的价值则通常在于使用阶段。直接采用预先设计与验证完成的复杂区块，通常会比自行从头设计(好比重新发明轮子)来得具有效益。

「必需品型」IP

第三类则为「必需须品型」的IP，它包括基本的标准元件库以及各种较为复杂的建构区块，例如像Synopsys的DesignWare角艇颾w里面所包含的一些元件。这类型IP的价值在于提升设计团队基本的「每日逻辑闸数」生产力，它们常常搭配各种合成工具（例如Synopsys的Design Compiler炕^做好最佳化。

IP通常由软形IP开始 － 如一份以Verilog 或VHDL暂存器转移层（RTL）的叙述，之后再针对特定的矽技术硬形化成为「虚拟元件（VC）」。这个将IP转化成硬形（硬形化）的过程可利用各种合成工具来自动化，其中也可加入一些客户自己的设计，以因应高效能或类比讯号支援的需求。

IP供应商或受权厂商通常会负责执行将IP硬形化的过程。 ARM提供给伙伴（受权厂商）各种硬形与软形处理器核心。软形的矽智产给予受权厂商充裕的弹性，来精确地满足其顾客（端末使用者）的需求；他们可以在硬形化的过程中加入附加价值，区隔出产品的功能特色。例如以一个处理器核心的设计而言，设定快取记忆体不同的容量与特性，便会大幅影响该处理器所表现出来的效能。

此外，受权厂商也可利用矽制程的各种特色，来提高产品的效能或降低耗电功率。当新的矽制成问市时，这些受权厂商可以快速地针对新的制程对核心设计重做配置，迅速地向顾客提供产品以争取及时上市的优势。这种IP供应的形式同时兼具软形IP的弹性以及硬形IP的可预测性，让受权厂商得以藉由最佳的设计或子系统，来强化其产品的竞争特色。

IP角色

从IP的开发一直到成功地建置虚拟元件，IP供应商、受权厂商、以及端末使用者之间的责任应妥善定义（图一）。

《图一 对复杂软形IP所采用的保护型建置流程》

(图一)　IP供应商负责开发与支援IP，并建立IP的保护机制，但不应造成使用上的限制。 IP供应商应该要能够提供一些使用上的指导与建议，并提供给受权厂商RTL的原始码以及相关的文件与适当的训练服务。

受权厂商负责建立虚拟元件，利用标的矽制程的各种特性将软形IP硬形化。受权厂商必须直接或间接地向端末使用者提供虚拟元件，同时持续地保护原始IP。于是建置工作便须延伸至GDSII，也必须发展适当的模型、来支援受保护核心的整合。在某些情况下，受权厂商亦可能是端末使用者。

端末使用者或虚拟元件整合厂商必须能够快速且有效率地将硬形化后的虚拟元件整合到SoC的设计里。

虚拟元件整合厂商基本要求

许多开发复杂SoC的厂商转向使用IP，是希望能提升整体的设计生产力，并缩短终端产品的上市时间。这些厂商同时也从IP供应商的专业技术与资源中获得好处，他们采买已通过检验的虚拟元件以期降低风险。

SoC 设计团队借着整合IP来开发一个系统设计，这些IP可能来自于数个不同的来源、复杂度各异，也有可能同时混合着软形与硬形IP区块，并且包含自行研发的IP模组与嵌入软体。他们必须要应付高阶SoC开发过程中许多复杂的课题，其中包括高阶架构、汇流排协定、验证以及测试策略。若研发团队散布在不同地区或时区，则问题就会变得更为错综复杂。

所以渐渐地，SoC整合厂商体认到他们必须紧密结合IP与设计流程。而唯有如此，IP的整合工作才能尽量简洁，以期达成及时上市承诺。

设计参考流程

ARM 与Synopsys已专案合作一项计画，目标即在于紧密结合IP与设计流程。其成果将使虚拟元件建立者能有效率地客制、重新使用、重新验证、做特性分析，以及建置复杂的软形IP。由于虚拟元件建立者需要将软形IP硬形化，上述这项计画的成果将能提供给他们一个成熟的矽元件开发途径，来做出最佳且功能确切可期的IP实体。而既然参考流程将使虚拟元件建立者能够较容易地提供硬形化后的核心来因应其顾客的需求，接续在后面的SoC整合作业也就能够跟着简化了。

设计参考流程使用ARM946E-S作为这项合作案的核心。这是一款可合成、内含快取记忆体的处理器，它是以ARM9E-S n32位元的RISC核心为基础，内含指令（I）与资料（D）快取记忆体以及记忆体保护单元（MPU）。它亦提供了与AMBA先进高效能汇流排（AHB），密接式I与D记忆体、嵌入型追踪模组（ETM）、以及外部共处理器等连接的传输介面。原型设计的规格中有内建16K- byte I与D快取记忆体。原型主要锁定台积电0.18微米制程。

开放式设计模式

ARM 与Synopsys 了解顾客需要的设计参考流程不能建构在内部非开放型的资料库上，而且必须能有弹性地替代其中的工具。

同样地，任何设计流程在规划上也不应只支援特定的IP对象。这个参考流程中并没有任何一部份是针对ARM的IP所特别设计的，因此，它同时也可以被其他IP厂商的硬形化作业所采用。

为了达成开放式方法的目标，对于这套设计参考流程里每一个「步骤模组」而言，只要不会牺牲到使用上的效能，则它们的输入与输出都必须要尽可能地符合业界的标准。认定业界标准的方式采取的是实用法则－被选择到的是那些被「公认的（de facto）」并且被大力推动的标准，例如像是Synopsys的Liberty（STAMP 与.lib）便组成其中一部份时序方法模组的输入擖X规格。采用这些业界标准也能够同时地减轻虚拟元件制造商技术支援的负担。

模型的特性分析记录

在虚拟元件建构与整合的过程中有各种需求，对于建立一套能够因应这些需求的设计流程而言，建构精确且适当的模型是成功的关键之一。

要建构硬形化后的软形IP的模型有许多条件。模型必须满足IP研发厂商的保密需求。它们亦须能够轻易地移植、验证、以及除错。模型必须针对其用途达到一定水准的精确度，并且要能够搭配不同的设计作业。例如，若在逻辑合成、实体合成、静态时序分析、以及布局与绕线等作业下能够有相同的环境来检视时序面模型，便能让设计流程的结果较为确切可期、并且降低错误与风险。模型除了必须能够支援不同种类的模拟语言与模拟器之外，还要能够做到有效率的模拟与分析。

设计流程中的关键步骤

ARM 核心客制化

为核心增加应用价值是核心受权厂商的首要任务。受权厂商亦须设定由供应商释出的各项IP参数，藉由调整快取容量与密接式记忆体的大小、加入BIST功能、或什至加入其它子系统，受权厂商便能满足端末使用者的需求，并强化IP的特色。以上作业会产生一份该伙伴厂商所特有、对核心子系统的RTL描述。

VC建构过程

针对某特定的制程技术，对复杂核心做出一套最佳的实体，端赖于传统的逻辑与实体合成技术。由于不可以因为要满足时序的需求，就去变更核心设计的架构，那么要做到时序能够收敛，就只能单单依赖在「后段」设计过程中加把劲。正因如此，一种以时序为导向的实体合​​成的方式 － 在合成的过程中，同时以时序需求做为配置条件进行布局配置，便为达成时序收敛的这个目的，提供了一个较为有效的途径。

一般而言，支援特定处理器的硬形化工具皆会附有执行程式（script），来指挥合成的执行。合成策略与意向皆记录在这些执行程式中，这些执行程式也同时传达了另一层次的设计知识给伙伴厂商，以协助他们制造出一个最佳的核心实体。

模型的建立与特性分析记录，是硬形化过程中一个基本的步骤。建立功能面、时序面、测试面、以及实体面等的模型，必须是这个流程中密不可分的一部份。这些模型的品质将会影响端末使用者SoC整合硬形化虚拟元件的效率。提供这些不同面向的模型，是为了要达成能让端末使用者将复杂的虚拟元件视为一个元件库的元件的这个目标一个重要的关键。

《图二　模型结构》

VB验证与相容认证

受权厂商可利用预先验证好的RTL程式码作为检验时「黄金版（golden）」的参考标准，并可利用检查耗电功率与等同性（equivalency）的工具，例如像Synopsys的Formality，来验证硬形化核心在每个设计阶段的转换是否正确。

AMBA认证检查工具（AMBA Compliance Testbench）可用来支援独立的、或系统内部的测试，它同时也提供了一套特定的测试流程，所有汇流排模组都必须通过这些测试，才能认证为与AMBA标准相容。这点对于开发AMBA相容系统与IP而言有显著的益处，能确保元件之间的相容性。运用这套认证检查工具，受权厂商可确保其核心的应用设计仍是与ARM相容的。

虚拟元件建置

建置虚拟元件可从两个阶段来看：IP原创厂商将软形IP送交给受权厂商，以及受权厂商将硬形化的虚拟元件送交给端末使用者。

第一阶段送交软形IP的要求尚包括必须能允许客制化该元件的控制参数。由于软形IP的客制化空间较大，故业者须注意限制这些控制参数的数量，仅允许受权厂商设定部份参数，以便仍能制造出功能确切可期且能通过验证的虚拟元件。

核心方面的课题

到目前为止我们刻意地将所提到的方法描述地很具通用性，可适用于一般将软形IP区块硬形化的程序。然而，针对高速的虚拟元件，另有一些在介面时序管理上的问题须要克服。

连结虚拟元件主I/O与内部接脚元件的线路称为「边界」线路。实际上这不是一个真实的边界，因为把硬形化的虚拟元件配置在SoC里面合成后，最终所谓的边界线路就成了「真实」的内部线路，串连着虚拟元件的接脚与SoC里其它单元的接脚。

SoC设计师面临的问题是如何在SoC实体设计完成之前，进行SoC的时序分析，以精确地量化出边界线路的效应。最方便的作法就是将趋动闸配置在该虚拟元件的连结埠，这方法同时也简化了设计流程。可是这种方式虽然简单，却无法达到最佳的效能，对于追求高效能设计的设计师而言可能无法接受。

另一种做法是为硬形化虚拟元件提供一个「包装」时序模型，用以涵盖边界线路的问题。这样在整合过程中，边界线路就能在SoC中合并至其它线路，以便进行精确的时序分析。这个方式对整合流程会形成另一个新的需求，那就是必须正确地传递线路的寄生特性；不过这并不会额外造成效能上的牺牲。

解决这个问题正是ARM-Synopsys合作所直接产生的效果其中的一个例子。定义合适的合成与配置策略，以及透过命令执行档来提供支援，能简化建构边界线路模型的工作，而且并不必因为采用了特别的设计方法，而使设计的效能打了折扣。

《图三 时序模型的撷取》

总结

开发这套开放式设计参考流程有双重目的：一是为了要向受权厂商提供具有高弹性的软形IP，二则是为端末使用者提供可预测的硬形IP；而所规划出来的流程必须是一个有效率的硬形化与整合环境。这套设计参考流程提供通达矽元件一个确切可期的管道，这个管道是ARM与Synopsys针对ARM微处理器核心所推荐的方案。

以软形IP提供给受权厂商各种微处理器核心，可以让他们有更高的弹性，以便在硬形化的过程中自行客制并加入具有特色的功能。

预先硬形化的、复杂的、已详加分析记述其特性的IP为最端末使用者的设计工作提供了显著的价值。提供虚拟元件有助于降低风险，因为它提供了可预测的设计元件，让SoC设计业者能加速整合作业。不过，这个潜力要能够发挥的前提是：设计与使用已针对标的矽制程所完成硬形化的复杂型软IP，一定要渐渐地变成与使用任何其他的IP一样地容易才行。

向端末使用者提供已编译好的模型而非原始码，这样保护IP的作法并不见得会需要牺牲IP整合作业上的效率。替代GDSII的其他资料库格式通常会比较容易提高整合作业的效率，因为虚拟元件实在必须愈来愈像是一个元件库的元件。

虽然这项合作计画采用ARM的核心作为IP应用媒介，且设计流程中主要为Synopsys的工具，但这套方案设计上的意图是要能够为所有「具核心设计」所共用、并且可以转型。在每个步骤模组皆采用符合业界标准的资料转移格式，确保这个流程不会受限于任何非开放型的工具。