益华计算机(Cadence Design Systems, Inc.)宣布，Open-Silicon半导体设计与制造公司善用Cadence Encounter RTL-to-signoff流程的创新，在ARM 双核心Cortex-A9处理器的28奈米硬化上达到2.2 GHz效能。

Open-Silicon运用以行动运算应用为目标的处理器核心专属的最新Encounter Digital RTL-to-signoff产品，包括RTL Compiler-Physical (RC-Physical)与Encounter Digital Implementation (EDI)系统。EDI系统配备先进的GigaOpt优化与Clock Current Optimization (CCOpt)技术，搭配RC-Physical，帮助缩减设计面积达10%、频率树功耗达33%以及整体漏电达27%，远胜过以前的制程，而且加速设计收敛达两个星期的时间。

Open-Silicon的芯片晋身尖端产品的行列，其中功耗、效能与面积(PPA)还有time-to-parts至关重要。Open-Silicon具备在许多行业的处理器设计实现的广泛经验，涵盖网络架构/电信、储存与运算，能够实现以ARM技术为基础的全方位SoC设计。现在客户可以透过在Open-Silicon与Cadence优化RTL-to-signoff流程善用以ARM技术为基础的设计卓越中心(Center of Excellence, CoE)，在自己以ARM技术为基础的产品中达成睥睨群雄的效能与功耗效率。

Cadence Encounter RTL-to-signoff流程已经为以ARM处理器为基础的设计而优化，帮助设计团队达成优化PPA，实现全世界最先进的高效能和功耗效率的设计。这个流程包括Encounter RC-Physical、EDI系统与通过signoff验证的有效的Cadence QRC Extraction还有ETS。EDI系统中全新的GigaOpt技术调和众多CPU电源，更快速地产生高质量佳绩，远胜过传统优化引擎。此外，完善整合的CCOpt技术藉由逻辑/实体优化而实现频率树合成一致化，获致重大的PPA改善。