软件无线电(Software Defined Radio；SDR)架构一直被认为是基地台开发的重要关键，而随着其适应新通讯协议的能力不断增强，软件无线电架构已被一些设计人员视为在单个基础架构设计中支持多种无线通信协议的重要解决方案。

直到最近，软件无线电仍然只是大多数通讯系统设计人员的规划蓝图而已，但这种局面正迅速得到改观。随着3G无线业务的日趋接近，设计人员又对在基础架构设计中实现软件无线电架构产生了浓厚的兴趣。

实现软件无线电

传统的无线基础架构设计可采用ASIC、DSP和FPGA组件的组合加以实现。在这些设计中，ASIC和FPGA通常负责处理高级编码机制，如Reed Solomon编码、Viterbi编码及Rake接收机，而DSP则负责语音编码及其他语音处理任务。

在由传统的无线架构设计转向软件无线电设计的过程中，DSP、FPGA和ASIC之间的功能划分也在产生变化。ASIC逐渐提供更多的可程序功能，而DSP和FPGA则开始具备ASIC的传统处理功能，三者之间的界限正变得日益模糊。因此，当设计人员设计软件无线电时，他们发现已很难划分ASIC、DSP和FPGA三者之间的功能界限。

现在设计人员必须耗费相当多的精力来权衡下面一些问题：传统上由ASIC实现的功能能否由FPGA或DSP更好地加以实现？或者传统上由DSP实现的功能是否由FPGA或ASIC实现更为合适？因此问题的核心是如何制订出正确的选择准则并对每种处理方案进行有效的评估。

准则选取

在选择任何准则之前，有必要给软件无线电精确的定义。在底板各处，开发人员可为软件无线电架构的构成下许多不同的定义，但本文将采用软件无线电论坛的方法，将软件无线电定义为「在较大频率范围内，能对目前已有的以及将来会出现的诸多调变技术、宽带及窄频作业、通讯安全功能（如跳频）和信号波形等的标准要求进行软件控制的无线电」。

《表一 在FPGA中实现CDMA 2000 HDR》

《图一 传统的通讯系统只支持一种无线通信标准》

CDMA 2000规范

采用单一无线接口标准设计的CDMA 2000高速数据速率（Hard Data Rate；HDR）规范中已经实现了数字无线系统(表一)，该设计在考虑成本的基础上，使用了任意可程序组件对系统进行评估，如(图一)。而在软件无线电中，无线电的每个主要功能组件（包括射频收发器）都具备在无线环境中进行重配置以支持多种无线接口标准的特性。

五大设计准则

软件无线电的可重配置特性改变了设计人员需要考虑的准则。由于强大的处理能力在当前的2G无线环境中占据主导地位，可程序功能也逐渐成为软件无线电设计应用的焦点。

总之，当选择ASIC、FPGA或DSP时，设计人员应当考虑可程序性、整合度、开发周期、性能，以及功率等五项重要的选择准则，上述准则中的任何一条都会对设计人员选择DSP、ASIC或FPGA产生直接的影响。

《表二 执行1024点FFT所需的时间》

《图二 16-tap FIR滤波器》

可程序性

可程序性系指对于所有的无线接口标准，组件均能重新配置以执行所期望的功能。DSP和FPGA可轻易地进行重配置，以实现软件无线电设计的各种功能。现有的通讯ASIC虽然可用较低的成本提供更好的性能，但提供的可程序能力非常有限。亦即一但使用ASIC来开发产品，此产品的功能都被硬件限制了，设计者根本无法更改。问题的关键是，在诸多的无线ASIC中是否有一种适合于特定要求的数字无线产品。

在纯软件无线电架构中，显然没有一种ASIC具有这样的功能。但实际上只有很少数的数字无线设计需要这样高的灵活性。因此软件无线电产品开发的关键步骤就是确定系统每项功能所需的可程序特性，并确定现有的ASIC是否可以提供这项功能。

确定组件的处理功能可透过既支持W-CDMA也支持GSM的基地台收发器架构来说明。由于W-CDMA采用了展频通讯技术，因此许多用户可共享一个射频（RF）信道。在上行链路1,920至1,980MHz之间和下行链路2,110至2,170MHz之间，W-CDMA信号在每个信道中占据5MHz的带宽。另一方面，在GSM系统的每个射频信道中，窄频TDMA技术一般只支持8个用户。在上行链路890至915MHz之间和下行链路935至960MHz之间，窄频TDMA的每个信道占据200kHz带宽。

《表三 ASIC、FPGA、DSP的比较〈注：COTS全文是Commercial Off-the-Shelf的意思。在此表示有在市场上销售的ASIC，有别于客制的ASIC。〉》

4G架构下的变化

但如果要求这些组件在将来支持升级到尚未定义的4G无线架构，ASIC在数字无线电设计中的适用性也将随之产生变化。例如：在无线领域中，关于是否应在4G系统架构中采用正交频分多任务存取（OFDM）技术还存在诸多分歧，很多设计人员认为OFDM在多径环境下具有较强的体质，并与多种宽带标准兼容，如区域多点分布式服务（LMDS）和多信道多点分布式服务（MMDS）。然而，由于4G标准尚未定义，而且在中频架构中，使用任何ASIC信号处理组件，都将在未来的升级时产生无法预料的风险，因此中频处理必须使用FPGA或DSP组件。

一般而言，数字信号处理工作是从数字中频开始，在此架构中的处理算法也变得越来越复杂，这就限制了单颗ASIC组件满足所有可程序要求的能力。在3G／GSM无线应用中，W-CDMA（3G）采用了由快速编码（turbo coding）和回旋编码（convolutional coding）组合而成的纠错（error correction）机制，藉此满足所需的误码率（BER）性能要求。另一方面，GSM（2G）采用回旋编码和「火焰（fire）编码」的组合作为其纠错机制，因此定位于特殊纠错算法的商用ASIC组件将不再适用于GSM平台，而使用FPGA或DSP来实现则是一种更好的选择。

整合度

整合度系指在单个组件上整合多项功能，由此缩小数字无线子系统的尺寸并降低硬件的复杂度。ASIC组件在软件无线电架构设计中的另一劣势即是整合度较低。随着ASIC、DSP和FPGA开发技术的不断进步，在单个组件中整合的功能也急剧增加。但对于ASIC，灵活性将随整合度的增加而降低。例如，当数字收发器的ASIC芯片完全适用于多种无线接口标准，包括GSM、IS-136、CDMA2000和UMTS W-CDMA，如果在ASIC中添加了CDMA码片率处理器（chip rate processor），那么该ASIC就不再适用于GSM和IS-136；如果在ASIC中添加一个支持QPSK、8PSK和16QAM调变方案的调变器或解调器，就能使其成为实现CDMA高速数据速率（HDR）规范的有效解决方案，但不再适用于其他任何标准。因此，需要多个ASIC组件支持多个无线接口标准，但这通常是不切实际的。与ASIC组件相比，多种数字无线功能可轻松地整合到DSP或FPGA组件中，并且不会降低组件的灵活性。

在上例中，CDMA2000 HDR ASIC提供的大多数功能均能在Xilinx公司的XCV1000E上实现，如表一所示。FPGA提供的高整合度使这些产品与基于ASIC的组件相比，具有更小的尺寸以及更高的灵活性。

开发周期

开发、实现及测试特定组件的数字无线功能所需花费的时间即为开发周期。ASIC组件并不是一无是处，例如：它具有处理速度最快、不需要过多的软件支持、用电省等优点。而且ASIC组件的不够灵活在软件无线电产品的开发中也具有其优势，因为现有的ASIC算法已经开发的相当完善，这有助于缩短产品的上市时间。

硬件设计是ASIC开发进度的关键所在，而软件则只需开发出能撷取组件编程性能的链接库即可。DSP或FPGA的设计开发周期则要复杂很多，因为其软件开发所需要的资源通常比硬件开发多很多。在市场上销售且经过优化的通用算法链接库是可以加速DSP和FPGA的软件开发，但这些算法必须整合在一起以实现所期望的数字无线功能，因此需要完整和冗长的软件开发周期。

DSP与FPGA软件开发

设计人员还必须注意到DSP和FPGA 2种软件的开发方法仍然存有差异。在DSP上编译算法的时间通常以秒计算，而在FPGA上合成（synthesis）处理并对类似算法进行布线（route）的时间则需要数小时。例如Xilinx公司的典型FPGA布线速率为每小时400,000个闸电路，因此带有2百万个闸电路的XCV2000E的编译可能需要半天的时间才能完成。

这使得FPGA的设计除错成为一项昂贵的过程，因此FPGA的设计周期通常需要在对组件算法进行布线之前，进行更多的先期分析（up-front analysis），包括多路仿真和模型测试。

性能

性能的评估主要从组件在要求的时间内完成指定功能的能力中判断，包含数据传输速度。在软件无线电架构中，任何信号处理组件的鉴定必须包括衡量该组件是否能在指定的时间内完成所需的功能。在这类评估中，一种最基本的基准点测量就是1,024点快速傅利叶变换（FFT）处理时间的测量，参见(表二)。

在表二中，可程序ASIC明显地胜过DSP或FPGA。通常ASIC可为任何指定的功能提供最佳性能。对DSP和FPGA的性能进行比较是很困难的，因为这些组件的架构分别被用在处理不同类型的问题。DSP在非常高的速率下工作，但在一个时间内只能完成有限的作业。相反的，FPGA的工作速率通常比DSP慢，但它可以同时完成的作业量几乎没有限制。

为了说明上述的差异，可使用如(图二)所示的具有16个抽头（tap）的简单FIR滤波器做测试。该滤波器要求在每次取样中完成16次乘积和累加（multiply-and- accumulate；MAC）作业。德州仪器公司的TMS320C6203 DSP具有300MHz的频率频率，在合理的优化设计中，每秒可完成大约4亿至5亿次MAC作业。这意味着C6203系列组件的FIR滤波具有最大为每秒31万次取样的输入速率。

但在FPGA中，所有16次MAC作业均可平行执行。对于Xilinx的Virtex组件，16位MAC作业大约需要160个可重置逻辑块（configurable-logic-block；CLB），因此，16个MAC并行操作的设计将需要大约2,560个可重置逻辑块。XCV300E可轻松地实现上述配置，并使FIR滤波器的输入采样率达到每秒1亿次取样（100MSps）以上。

附加功率

功率为组件完成指定功能的功率利用率。 ASIC组件的设计通常透过优化以提供卓越的功率（用电）性能。但大多数可程序组件的功率大小将随组件利用率和频率频率的增加而急剧成长，因此在衡量整体设计的功率分配时，必须考虑这一因素。

例如：利用Altera公司的20K600可程序逻辑组件（PLD）完成的4信道下行转换器只需消耗不到2W的功率，即可实现每秒2,500万次取样的输入数据率。这样的功率虽然比较高，但对于特定的应用还是可以接受的。如果将输入数据率提高至每秒6,500万次取样，那么消耗的功率将达到5W，这就超出了许多数字无线产品所能承受的功率限制。与Altera 20K600相比，在相同的输入数据率条件下，Analog Devices公司的AD66244信道下行转换器ASIC消耗的功率只有700mW。

在较低的速率条件下，FPGA的功率利用率通常优于高阶的DSP。为对此加以说明，可举Dish Network公司在数字视频广播中采用的纠错机制为例：在该系统中速率高达27.647Mbps的多任务数据（multiplexed data）采用Reed-Solomon纠错机制进行编码，该机制为每188个数据字节（data bytes）直接产生16个奇偶校验字节，并产生最大为30Mbps的合成数据率（composite data rate）。

在小于5,000个频率周期中，TMS320C6203可解开由204个字节构成的Reed-Solomon代码字（codeword）。为达到所需的数据传输率（throughput），在300MHz频率下，CPU必须实现近50%的利用率，而消耗的功率约为1.53W。

与此相反，在Xilinx XCV100E上实现的Reed-Solomon译码器，其消耗的功率仅为200mW。这是一个巨大的改进，可以与商用Reed-Solomon ASIC，例如Advanced Hardware Architectures公司的AHA4011C具备的性能相媲美。

组件选择

(表三)总结了上述结果。表中每类组件按1至5的指针，主观地设定功率极限，1代表该类较差的选择，而5则表示最佳选择。

有了上述分析，也就不难得到采用ASIC、FPGA和DSP组件设计软件无线电的区分原则，这些原则归纳如下：

随着技术的进步，DSP、ASIC和FPGA将在芯片上支持更多的功能，这进一步模糊了三者之间的界限。而对于软件无线电设计人员而言，这意味着他们在今后的设计工作中将面临更难的选择。

结语

DSP、ASIC和FPGA的选择原则也适用于信息家电、消费性电子产品、网络通讯设备、数据收集（data collection）系统、工业应用系统........等嵌入式系统或芯片组。

可程序系统单芯片（Programmable SoC；PSoC）的功能是ASIC加DSP加FPGA；而系统单芯片的功能则比较接近ASIC或ASIC加DSP。不过，因为它们的价格目前仍然很高，所以许多厂商仍然选用ASIC或DSP的方案来处理高速运算的作业，例如：属于数据收集系统的条形码机目前仍然采用微控制器（microcontroller）和DSP或处理数字信号的ASIC。FPGA虽然可以提供较多的闸数，但是对大多数应用厂商而言，这并不重要，反而是闸数比较少，能做复杂分析或决策分析的DSP比较能满足他们的需求。可程序逻辑组件PLD或FPGA最近在基频、系统级芯片设计仿真和测试验证上大有斩获，因为它的可程序化、灵活化的优点将促使其应用更加扩大。

目前业界许多厂商均认为，在短期内，ASIC仍将主宰高阶芯片设计，尽管雄心勃勃的可程序逻辑组件PLD或FPGA正在步步紧逼，但是尚难以取代ASIC占有的高阶产品市场。不过，随着FPGA的发展，FPGA将为市场带来强劲的冲击。然而，ASIC并不会很快退出市场。

用户自定义产品将继续在多方面满足用户的需求，并不断为那些寻求专用解决方案的用户提供高效益的策略支持。未来的可程序系统单芯片或许会取代ASIC在高阶芯片的市场，并将DSP和FPGA整合在内。不过，低阶产品永远都会存在的，所以用4吋、8吋晶圆制造的低阶ASIC仍然会存在，而能满足特殊应用的FPGA、DSP也会继续存在。

〈参考数据：软件无线论坛：//http:www.sdrforum.org〉