目前的IC设计产业正处在一场大革命的前夕，对更低成本、功耗的无止境追求和越来越短的产品上市压力，迫使IC供应商提供采用0.13微米或以下的千万闸级系统单晶片SoC（system-on-a-chip），而这些SoC的高复杂性设计必须仰赖EDA供应商提供全新的设计工具和方法，以实现类比前后端、混合信号和数位电路的完全整合。这些新的需求为当代EDA工具和设计方法带来了不少新的挑战与机会，例如：如何在制程上防止类比电路与数位电路之间的干扰；现有的大部份IC设计工具最多只能处理百万闸级设计规模，随着IC设计向千万闸级以上规模发展，现有的工具和方法可能必须进行升级；如何融合各EDA供应商的工具，以便向IC设计界提供更高效能和更方便的RTL-to-GDSII或Concept-to-GDSII整合设计环境；为保证深次微米（0.13或以下）和更低内核工作电压（1.8V或以下 ）时代的信号完整性和设计时序收敛，必须采用新的设计方法等等。

IC设计工具技术焦点

传统的ASIC设计方法是逻辑与实体布局设计分离，从RTL到GDSII逐步由上往下（Top-down Methodology）的设计流程，由于无法准确预测线路延迟（Routing Delay），导致必须多次递回执行逻辑合成（Synthesis）及自动实体布局与绕线（Place & Route ）以达到时序收敛（Timing Closure）；当系统设计超过100K闸与制程0.25微米或0.18微米以下时，内部连结延迟（Inter-connect Delay ）为影响IC执行速度的重要因素，传统的设计方法往往无法达到系统功能要求。由于IC朝高集积度的方向发展的趋势，因此EDA厂商提出最新IP与SoC的解决模式和概念因应，如(图一)所示，但是高集积电路的复杂性，设计流程特色必须兼顾硬体、软体设计同时发展，而且平行处理验证与合成模式并用；逻辑合成过程亦必须考虑实体布局与绕线，尽可能使用已经验证过的硬体巨集（Hard Macro）或软体巨集（Soft Macro）模组。

《图一 单芯片系统（SoC）设计流程》

系统设计步骤从软硬体规格需求开始，包括功能、时序、IO界面，实体布局面积与耗电功率等重要因素​​，经过软体硬体区块切割（Block Partitioning）成数个区块，各组区块（Block）需要软硬体设计、验证、合成与整合工程师共同组成，例如CPU、RAM的设计。另外，针对SoC设计必须具有同时处理系统功能、时序、布局等实体设计与验证问题能力。而设计过程中必须有效的使用EDA软体，如演绎法模拟（Algorithm）、逻辑合成、仿真系统（Emulation），进而发展可重复使用的设计资料库（Hard and Soft Macro），以有效缩短设计时程。目前几项重要EDA技术的发展方向如下：

逻辑虚拟原型技术

由于目前IC设计业界将大部份注意力放在解决SoC整合的物理方面问题上，因此市场上已有很多用以建立矽虚拟原型（Silicon Virtual Prototype）的工具。但是，矽虚拟原型并不关心晶片的逻辑架构，它完全可能使一个带有若干逻辑错误的晶片顺利通过物理设计阶段。因此，未来设计流程的重心很可能将转向前端的逻辑虚拟原型。大多数有关虚拟原型的讨论一直集中在建立一个物理虚拟原型，不过，今天ASIC设计的复杂性和高成本要求业界更多地注意逻辑虚拟原型，以确保设计的逻辑是正确的。逻辑虚拟原型是SoC设计的一个关键的新领域，逻辑和架构错误需要在设计师建立RTL代码的设计早期阶段就被识别出来，这可以使设计小组节省好几个星期的时间，并避免昂贵的多次投片。

DFT工具的演进

RTL设计流程的两个最大挑战，一是提高设计师的生产率和确保设计在构造上是正确的，以及包括测试和其它物理实现工具所需的所有必要的下游设计约束。为了提高设计效率，目前很多公司都在自动化其设计检查过程，即使用能做快速合成的软体来预测下游的问题，而即使是最有经验的工程师也很难在RTL代码中发现这些问题。所以现在各EDA供应商正在积极开发可以检测设计是否具有闸级问题的工具；另外，在RTL建立阶段还必须考虑可测试性问题。测试代码对RTL设计师而言通常是不可见的，但要求他们遵守DFT（可测试性设计）规则。测试工程师常常被迫修改闸级代码，从而破坏了与RTL代码的链接。再加上不同的测试工具有不同的限制，更进一步加剧了这一问题。因此新的设计方法必须能够在RTL阶段指出（identify）可测试性问题。

TVB验证技术

随着几​​百万闸设计和深次微米制程的出现，传统的功能和逻辑验证方法已经不能满足需要，必须求助于一些新的验证技术，如TBV（Transaction-based Verification）。 TBV具有更高的抽象级，这意味着它可以花费更少的时间来开发和除错测试平台，也可以被重覆使用，重要的是，容易实现更高的功能覆盖率。

IC实现工具

SoC和复杂ASIC设计的困难度正推动EDA工具向两个明显​​相反的方向发展：一方面，几百万闸设计所导致的巨大数据量，迫使工程师采用由上而下的设计方法，这种方法最初阶段采用抽象形式或术语来描述设计；另一方面，随着制程技术继续向0.13微米以下发展，IC设计工程师必须考虑详细的物理特性对设计时序、功能、良率和可靠性的影响。为了解决这一矛盾，EDA工具必须提供抽象级设计能力（这可使复杂设计的表示非常简洁紧凑），以及必须具备对深次微米技术的详细物理效应进行测试及验证的能力。

现有的物理合成和虚拟原型工具可以在后端处理这一问题，但EDA工具供应商必须继续使IC设计工具链上的所有工具都能综合考虑物理资讯，从而在IC设计过程的每一阶段，设计工程师不管做出什么设计修改，都能马上看到实际完成后的效果。

智慧型测试平台

随着制程技术向90奈米发展，一系列新的问题逐渐浮上台面。信号完整性、可测性设计、验证和设计再使用等，为满足今天不断增加的设计复杂性方面正成为前所未有的关键。此外，将EDA供应商所有的EDA工具整合成为一个涵盖RTL-to-GDSII的流程，也可以帮助设计师提高设计效率。因此，信号完整性问题必须在一个尽可能高的抽象级得到解决，物理合成和分析工具不仅必须能够分析和发现设计问题，而且应能修复问题。

由于智慧验证（智慧测试平台）提供了一个整合的全自动解决方案，它包含了更高抽象级的基于声明的验证和测试平台技术、更高性能C++建模技术、以及可满足这些需要的先进覆盖率分析技术。综上所述，可知智慧测试能力的重要性，但是独立的时序和功能验证解决方案也非常有价值，由于验证在整个设计周期中占很长的一段时间，因此工程设计小组必须寻求能以最低风险改善生产率和输出的最新解决方案。

开放EDA资料库

开放式API设计资料库也是今后EDA产业成功的一个基本要素。透过它，设计师才能对不同供应商的工具和自己开发的工具的数据进行更高效的处理。由于任何一家EDA公司都不可能提供适合每一个客户需要的所有解决方案，因此开放式EDA API标准（如Open Access标准 ）将为IC设计师提供一个各种设计工具都能协同工作的平台。

IC设计产业之成功关键要素

IC设计厂商必须与EDA工具开发商密切合作，以帮助IC 设计人员进行技术革新和IC设计产业的发展，用户也藉由告知EDA 开发商他们的需求，才能加速EDA革新的发展。除了合作，EDA 领域也应该实现创新，应该设计开发高速数位设计工具、模拟工具和RF工具。据估计，一项EDA工具的启用将花费10～20％的时间于开发核心运算法和引擎，然后剩余时间用于解决该工具与其它开发商开发工具的互动作业性问题；也就是说如果互动作业性问题能够解决，工具的创新就能够消除设计的差距，从而为整个设计领域带来利益，大幅缩短花费时间。以下归纳几点IC设计厂商需具备之竞争条件：

良好的自动化流程设计能力

IC设计工具快速变迁，逐渐主导了IC设计效率的提升，良好的设计自动化流程，更是影响了IC设计及产品上市的时间。从概念到原型和从原型到制造阶段，电路设计者必须依靠电子设计自动化工具来实现他们的设计规格，尽管现阶段半导体产业对于IC设计工具的迫切需要性，但如果能够彻底理解各主要客户的需求，IC设计厂商才能更容易在竞争激烈的市场上占有一席之地。

有效IP重复使用(SIP Reuse)能力

SIP在SoC设计中扮演不可或缺的一环，有效SIP重复使用更是SoC设计的重点。任何一种复杂、含SIP重复使用的单晶片系统设计，其真正重点是在于决定分配工作的正确性；运算及系统层级的架构模组分析研发工作，应该在分配硬体、软体之前就作好。而且在现今对单晶片系统的强调下，面对架构设计重复环境的挑战，系统晶片设计公司需要建立集中型的SIP智慧库，累积以及整合SIP，让各地的工作团队都可以重复使用。

SIP市场已渐趋明朗，且在使用SIP为导向的设计方法已是势在必行的情况下，一些IC设计公司与IC设计厂商，与SIP厂商组成策略联盟，以取得更多的SIP资源并提升价值、争取潜在客户，以增加整体产业的竞争力。

时序的收敛与信号整合能力

时序的收敛是SoC设计界对于合成与实体布局必须克服的问题。目前各厂商之方法为：如何减少布局与合成之间的递回次数、提升时序可预测性与收敛、如何加快速度以及如何使面积与功率最佳化等角度来着手。目前已经有厂商推出整合产品，除了时序的收敛，更加入合成逻辑及实体设计工具相容，以及信号整合的能力。

SoC之验证及侦错（Verification and Debugging）能力

由于IC、ASIC、SoC的设计越来越复杂，验证和侦错的目的是系统设计在制作光罩之前，寻找逻辑设计与实体布局中的错误，两者功能相辅相成，而且过程都必须花费相当长的时间与设计工程师的人力。验证工作是随着系统分割、合成与实体制作阶段，提出各种验证方法与模拟步骤，其结果让工程师知道设计当中有错误的存在，显示的答案只是「这个系统设计不符合预期」，工程师仍得回头找寻错误、修改后再一次验证，无形中增加耗费时间与人力。

市场竞争的压力使产品上市的时间愈来愈短，要如何减少这过程中所必须耗费时间与人力？答案就是──有效地提升侦错的效率！侦错的目的是让工程师清楚了解「为何系统设计中有错误」、「系统设​​计中的错误是如何产生」，当错误发生时能快速解决问题、快速地进行修改。最佳的解决方案是将验证和侦错分向独立作业，并且提供介面可将侦错工具和验证工具整合，错误发生时自动指出错误发生的地方，即时进行修改，不但可以减少分析验证时间更能有效率地侦错，将时间由数星期缩短为数小时，并提高准确度，不仅减少设计工程师的人力的耗费、提升效率，同时缩短产品上市时间。

结语

IC设计产业未来几年将因深次微米制程技术精进以及系统层次设计工具需求，半导体界不断转向0.15微米线宽、0.13微米甚至以下的设计领域，此趋势将是影响新设计工具的主因，由于新产品的需求将带动新设计方法，并带给IC设计产业新的契机。各厂商要维持长久的成长，必须投入新技术的研发与运用，使新产品不只仅限于少数使用者，而更能扩及整个主流设计圈。如果IC设计厂商能够和EDA厂商及晶圆代工厂商做更密切的配合，例如与EDA厂商共同发展及改善设计环境与设计流程，以缩短产品上市时间并且加强先进技术研发，进而增强IC设计能力，如此一来势必造成彼此双赢的局面。

（作者为冶天科技策略行销经理）