晶片制造技术不断改进，为现今的设计工程师提供很多可使用的矽元件与设备。然而工程师在设计电路方面的能力，并未跟上制程技术的发展脚步以应用这些新增的矽元件。这种不平衡现象造就现今的SIP核心产业。 SIP核心让研发团队仅须整合预先制作的功能区块，不须进行任何设计或检验作业，即能迅速开发大型的系统单晶片设计。

但这种新的研发形态亦衍生许多困难的挑战。视核心种类的不同,这些挑战的困难度可高可低。

首先，SIP核心可透过软核或硬核两种型式交付到客户的手上。不论何种型式，顾客都会收到一套功能上已检验过的设计方案。软核亦称为可合成核心，可经由顾客合成后再建置到其SoC中；硬核则已预先建置并可立即投入生产。 （从技术面而言，设计方案须在投产后才算是建置完成。但在本文中，建置代表配线及其后段工程已完成生产准备）。 SoC团队仅须将硬核视为单一积体电路嵌入至晶片中。软核硬核有各自不同的问题与优点,以下我们将详细介绍。

SIP核心启动（jump-starts）整体SoC研发流程的一部份。研发团队取得已预先检验的设计方案，使他们能以更少的时间、更少的工程与EDA资源下完成晶片的研发。但是，将核心整合至晶片需要进行许多步骤，步骤的难易度视厂商提供的整体技术文件与支援而定；本文将详细介绍让客户能轻易将核心整合至各个SoC研发阶段的技术资料与技术支援。

最后，顾客须考量SIP厂商。 SIP产业仍处在萌芽阶段，市面上存有许多良莠不齐的产品，且不仅是刚成立的新业者才会提供这类方案。因此顾客不仅须评估SIP核心，亦须评估SIP厂商。

软核硬核优缺点比较

效能

由于软核并未完成建置，故比硬核在功能与建置方面拥有更高的弹性。另一方面，因为这些核心会被应用在许多设计方案中，所以硬核研发业者能花更多的时间针对其建置作业进行最佳化；因此一般人都有硬核能提供较高效能的成见。事实上，针对大多数先进制程所设计的完全客制化高阶硬核，的确提供比软核更优越的效能。由运用latch型开关电路、动态逻辑、三相讯号、客制化记忆体等元件，完全客制化可达到超越完全静态合成设计方案的效能。对于需要超越现有制程与研发技术效能极限的SoC而言，完全客制化的硬核较能满足其需求。

但若效能目标落在软核的支援范围内，则硬核的优势就无关紧要。 SoC研发团队可利用软核先天的弹性满足其效能目标（随着制程技术持续改进，软核的最高时脉亦会随之提高，让它们成为更多SoC设计方案的理想选择）。即使在较低的时脉频率下，硬核亦能提供矽元件空间上的优势，但这种优势并非永远存在。通常硬核运用ASIC型态的设计技术进行硬型化（hardened），这种流程无法在速度上产生优势。在其他方面,完全客制化的核心无法针对每个制程世代重新进行最佳化调校,因而消弭在时脉与尺寸上的优势。

制程技术独立性与移植弹性

软核的其中一项优点就是制程技术独立性。高阶的Verilog 或VHDL程式不需要运用某一特定的制程技术或标准的单元库（cell library）。这意谓同一套SIP核心可重复应用在多种设计，或是未来新世代的设计方案中。 （部份软核SIP供应商开发出针对特定制程的方案，让其核心不具制程技术的独立性，但这种模式的优点尚不明确）。另一方面，硬核则具有相当高的制程技术特定性；若晶圆厂商变更其制程参数或单元库变数（cell library factor），硬核有可能就无法正常运作。因为SIP供应商在制程参数改变后，须重新检验硬核，所以这种特性即衍生出运用上的风险。

硬核可移植到新的制程技术，但须投入相当可观的心力与成本来重新进行最佳化调校。对于某些先进的微处理器核心而言，须耗费两年甚至更长的时间。因此硬核的尺寸通常会针对新制程等比例缩小；这种方法虽简单且迅速，但可能减低研发团队针对最初制程进行的最佳客制化效益。此外，光学等比例缩小的作法会衍生额外的风险，因为它仅保证新设计能符合设计规则，但不保证正确的时序或功能。由于光学比例缩小是超捷径式的设计模式，故业者在重新检验这类SIP核心时会面临很大的困难。

事实上，软核可能是针对单一制程技术与单元库为设计依据，设计本身与此一技术无关。针对制程技术与单元库提供最佳的效能，类似的技术可能达到接近最佳化的成效，但是差异性较大的技术（例如搭配速度较慢的RAM）可能就无法达到相同的结果。此种现象并非绝对重要，所以软核在最佳化的弹性方面优于等比例光学缩小的硬核。

速度／尺寸／功耗最佳化调校

硬核在SIP供应商进行建置时已做了一次最佳化，因核心仅进行一次最佳化，故SIP供应商可投入较多的资源。硬核的速度通常高于采用相同建置技术的软核，即使运用单一技术，硬核仅是锁定一个最佳化目标。若希望在合理的效能下降低晶片使用面积，则进行大幅效能最佳化的硬核，其面积可能过大。相反的，软核能进行「应用最佳化」的调校，时序、尺寸以及功耗率目标可机动的调整，以配合特定的嵌入式SoC设计方案。举例来说，若SoC运用200 MHz的时脉，则原本为250 MHz的SIP软核应将运作时脉调整为 200MHz；这种作法能减少使用面积与功耗，同时也符合相关的设计要求。

低层级的I/O时序部份也可针对应用做最佳化的调整，软核的I/O速度可配合核心所处的环境进行调整。反之若硬核的输出讯号较为迟缓，SoC研发人员就没有太多可以改善这类时序问题的方法。若SoC的速度、尺寸以及功耗率即为最初硬核的目标，则这套硬核就能具备竞争力，但是对大多数的设计而言，软核较能针对特殊SoC进行最佳化调校。

客制化弹性

软核另一项超越硬核的优势就是：编译当时才做客制化，在建置之前，可自行选择许多设计选项。快取记忆体大小是编译时常见的一种客制化项目，软核处理器让使用者选择其特定嵌入式系统所需的快取记忆容量，而硬核则无法进行这种客制化设定。许多软核具有的另一种客制化设计就是自行定义指令集，也就是自行支援特定指令的功能。例如若SoC有特殊需要，可使用外部协同处理器，有些系统或许需要运用具有压缩功能的指令码，但若系统不需要这些功能时，这些多余硬体就可从软核中移除，以节省晶片面积与功耗。

软核同时也有一些建置组态参数，这些特殊的客制化参数能使软核进一步融入SoC团队所进行的设计环境。例如微处理器核心通常运用逻辑闸时脉电路进行建置，但这种时脉可能无法搭配部份时脉路由工具，若处理器核心有提供编译时的设定功能，能将所有逻辑闸时脉变更成等效的再流通MUX元件，就能减少SoC团队建置过程中所遇到的困难。

整合的难易度

除非硬核由内部研发小组所建置，否则软核通常比较容易整合至作业流程，其原因是SoC研发团队将在获得授权的SIP核心周围加入各种RTL模组。此时核心就如同SoC中的其它模组，亦能采用相同的建置处理方式。

硬核比较像一个黑箱RAM元件（black-box RAM），尤其是采用全客制化技术所建置的核心。这代表硬核供应商须提供更多的黑箱式核心模型，让SoC研发业者能针对这些处理器设计其模组。这种流程应用难度原本就高于软核，一套全客制化的硬核可能没有逻辑闸层级的电路清单（netlist），这是因为设计工作是在电晶体层级中进行，并未涉及逻辑闸。但设计团队可能需要做含有回馈（back-annotated）时序机制的逻辑闸层级功能模拟测试，此时若缺乏逻辑闸层级的电路图就很难进行这种模拟。

附加材料

高竞争力的SIP软核不仅只是一套Verilog或VHDL程式码。同样的，完善的硬核也不仅只是一套电路配线资料库。现今的SIP核心包含一整套的技术文件及技术支援副物，让SoC研发团队能将SIP核心整合至设计方案中。这些附加材料就是要尽​​可能简化SIP整合至各个研发流程的作业。 (图一)显示各种会受SIP核心影响的SoC研发作业。我们将在这个章节讨论软核与硬核皆需要的部份附加材料。

《图一 受SIP核心影响的各种研发工作》

技术文件

明确的技术文件是大多数技术产品必要的先决条件，然而各种人士对于SIP核心文件的需求差异相当大，且需要的文件数量也相当多，让业者在提供SIP核心文件时面临极大的挑战。在图一中，每种研发作业都有不同的文件需求；例如软体研发人员​​需要了解硬体的编程特性，但可能不必了解硬体如何建置。因此，妥善整合的文件让软体研发业者能轻易找到所需的资讯，而不必逐一阅读本身不需要的资料。而若SoC团队须为其SoC撰写技术文件，则可能需重复使用到部份的SIP核心文件，SIP供应商应提供可编辑的文件原始档案，并授与客户节录核心文件的权限。

介面检查器

SoC团队需做逻辑设计来与各种SIP核心的讯号与通讯协定建立介面，为判断设计是否正确，SIP供应商可提供介面检查模组，检验所有介面讯号与通讯协定是否正常运作。其流程可能仅是单纯的确认静态讯号没有被改变，或是复杂到检验多重周期的汇流排通讯协定是否正常运作。由自动检验特定种类介面的运作是否正确，这些检查器能大幅节省SoC设计所耗的人力与时间。若发生错误的运转动作时，检查器应指出错误状况，让SoC设计师能轻易找到有问题的逻辑并排除故障状况。介面检查器并不存在于实际的硬体中，可是必须在SoC研发环境中正确运作，也必须能轻易整合至功能模拟的流程中。

介面规范的列表（Protocol Tabulators）

SIP供应商可提供协助简化介面检验的另一类资源就是protocol tabulator；此种模组能监视介面交易以及监看各种特殊运转状况。 protocol tabulator能记录所有交易类型，并回报尚未遭遇的特殊运转状况；SIP供应商须提供一份各类特殊运转状况清单，以达成介面完整检验。在研发阶段，protocol tabulator能协助SoC团队判断那些特殊运转状况尚未进行检验；当研发完成后，它亦能让SoC团队确认已执行所有必要的特殊运转状况。由于SIP供应商最能掌握核心介面的技术，故其特殊运转状况的清单会远比SoC团队自行拟定的还要详尽。

RAM检查器

若SoC团队须编译与整合SIP核心中的RAM记忆体，过程中可能会造成某些错误（bug）。对SoC团队而言，要找出深层嵌入的RAM所衍生的错误极为困难，因为这些问题通常需要涉及内部核心模组的讯号追踪，而RAM检查器就能大幅减轻此类除错的负担。透过迅速侦测RAM模组介面上的错误，SoC团队能避免进入SIP核心的内部进行除错，并快速解决RAM内部的问题（SoC团队应当拥有正确无误的运作模式可供使用，以避免针对整个SIP核心进行除错。）

高速模拟的模型

对于SoC研发业者而言，运用大型SIP核心中的RTL模拟整套SoC，其速度可能相当缓慢。若SIP供应商能提供一套核心的快速功能模组，且能精准模拟运作时脉，则用户将可享受更快的模拟速度、更快的除错作业、以及使用较少份的模拟方案授权。即使是时脉不精准的模组，亦足以协助业者进行大多数的SoC研发与除错工作。只要模组能在最后一回达到精准的时脉，快速功能模拟模组就有助于研发工作的推展。

EDA工具支援

另一项评断核心品质优劣的标准就是EDA支援工具的广度；由于不同研发团队需要运用不同的工具，现今各种高阶核心通常会支援各种不同的EDA工具。举例来说，即使SIP核心是使用Verilog语言来设计，对于使用VHDL语言及EDA工具与技术的顾客而言，他们需要支援VHDL的方案。若核心仅提供Verilog的支援，则SoC团队须进行繁琐且容易出错的转译过程才能使用该套核心。

此外，SIP供应商应提供不同格式的支援。不同的EDA工具可能有不同的建置规格。在上面的范例中，SIP供应商不仅应为Verilog方案顾客提供Verilog RTL文件，且此文件须是针对顾客用的Verilog模拟器。否则，因模拟器的执行状况可能与SIP供应商自己测试时有所差异，顾客可能须针对Verilog模拟器衍生的问题进行除错。这种观念几乎可应用在所有的SIP。对于硬核而言，这种观念亦适用于建置阶段；硬核提供的格式亦须是SoC团队后端工具所能接受的格式，SIP供应商须针对使用到的后端工具提供支援。

功能核心检验

虽然SoC研发业者不会变更SIP软核中的RTL设计内容，然而在正常的晶片开发流程中的确会变更部份的功能。变更设计功能的例子包括插入扫瞄链（scan-chain）、时脉缓冲、以及RAM BIST；SoC团队须能检验这些变更没有影响核心的正常运作。

欲验证新设计变更没有影响到原来的设计，其中一种方法就是SIP供应商提供一个能用来验证核心是否正常运作的环境与测试方案。但对于许多核心而言，完整的测试方案因本身过于庞大，并不适合作为SIP核心的附加方案，因此大多数SIP供应商选择提供部份的检验方案，能用来检验核心是否正常运作，大多数的情况下，这类子集合方案已足以用来侦测在变更后所可能衍生的任何错误。

然而，用正规验证工具（formal verification tool）在确保运作正常的检验流程会更加完整，此种工具用数学方法来证明新的设计方案与原有的核心功能相同。支援正规验证工具让SoC团队不须重新执行上述的逻辑闸层级检验作业。

软体协同开发的工具

针对新系统的软体开发标准流程是先制造硬体样本，然后再开发软体于此一硬体上执行。在许多状况下，这种流程会延长产品上市时程，因此软体研发通常与硬体研发同时进行。研发软体比开发硬体更需要快速的系统模拟机制，因此SIP供应商须提供极快速的SIP核心功能模型；这种模型方案能提供充裕的效能，以满足低阶轫体的研发需求。

面对更快的模拟速度需求，业者有时会运用硬体逻辑模拟器，其执行速度超过纯软体模拟系统（虽然它们的速度仍比真正的硬体慢2到3级）。但众所皆知，这些硬体模拟器很难使用，且需要进行特殊的合成。对于计画同步研发硬体与软体的SoC团队而言，这方面的技术支援是SIP核心的一项必备条件。

评鉴SIP供应商

市场上有许多供应SIP核心的厂商，有些是刚成立的小型设计公司，有些是历史悠久的大型公司，将SIP核心视为另一种为顾客提供设计方案的新模式。但公司的规模并不是SIP核心品质的指标，SoC研发业者应了解供应商对SIP核心产品的投入程度。

是否设计成能够重复使用？

本身不是专门开发SIP方案的供应商，其SIP核心产品就可能只是将原有的设计方案重新包装而成；全心投入开发高品质核心的厂商，在从头开始研发时就会考量重复使用的能力。本节将详细介绍能重复使用的设计方案具有那些特征。

首先需特别留意那些原始程式码是否原本用于完全客制化的硬核，这些设计方案最初并未纳入合成的考量，故比原本设计用来能够合成的方案逊色。在开发硬核时，可根据已知的建置型态进行最佳化设计；在软核部份则因尚未建置，可能不适合采取这种方法，因为可能造成无法运作或次佳的建置。

另一项软核的重点就是各种被登录（registered）的介面讯号，透过将I/O存入暂存器，SoC团队就不必担心SIP核心内部逻辑的时序限制。这种作法能轻易地预测时序，并让SoC研发业者获得完善的时序限制环境。以上所有效益都让SoC的研发更为容易。一套从头开始研发且设计成能重复使用的软核，本身拥有更多可设定的选项，且在建置上有更高的弹性；这类方案亦有考量须支援多重研发环境。一个设计方案若在设计时没有纳入重复使用的考量因素，就可能较缺乏功能与建置上的弹性。

完整系列产品

理想SIP供应商的另一项特征就是完整的SIP核心系列方案；若选择软核，应确认该公司是否提供完整的软核方案，以支援未来产品的改良需求；若选择硬核，则应确认厂商是否支援所有您正使用的制程技术。

此外，其他应确认的部分尚包括：SIP供应商对于未来SIP核心是否有明确的研发方向、厂商是否计画扩充其软核方案、厂商对于硬核移植至新世代的制程有何规画等。

结论

SIP核心设计是一个全新的领域。许多厂商积极抢攻这个迅速成长的市场。 SoC设计业者须小心评估设计方案以及SIP供应商，避免落入任何新技术经常遭遇到的陷阱。对于少数正好能符合硬核设计目标的设计而言，运用最佳化的硬核是不错的选择。但对于大多数的设计而言，具有高弹性的软核会是最佳的选择；其特点包括：应用最佳化、自行调整编译时间、技术的独立性以及能轻易整合至SoC环境。

技术文件与技术支援不足的SIP核心，亦很难整合至SoC的开发流程中。因此业者须注意评估SIP核心的技术文件与技术支援，确认是否有支援所需的EDA工具以及所有SoC的研发流程。

选择SIP供应商与选择SIP核心一样重要。专注于开发SIP核心是SIP供应商的必要条件。此外SoC团队须确认未来SIP供应商是否能为其产品提供支援以及继续推出新产品。现今的SoC研发业者面临许多挑战。运用知名厂商提供的高品质SIP核心，可让客户能轻易克服这些挑战。

（作者为美普思科技MSIPS大中华区总经理）