所謂low-k（低介電常數值）就是指介電常數（dielectric constant）比較小的材料，因為這種材料允許晶片內的金屬導線可以互相緊密地貼近，而且在晶片內，不會發生訊號洩漏和干擾的問題。電路傳輸的速率是和電阻（R）和電容（C）的乘積有關，RC乘積值愈小，則傳輸速率就愈快。因此，降低電阻和電容值就可以提高傳輸速率。電容值又與晶片內金屬線之間的絕緣介電質材料的介電常數k有關，k愈小，電容值就愈小。一般常用的金屬線之間的介電材料是二氧化矽（SiO2），它的介電常數約在3.9k至4.5k之間。但是當製程尺寸不斷地縮小，SiO2已經快到達它能支援的最大物理極限了。目前全球的科學家正努力尋找其它可替代的方案。

「半導體製造技術產業聯盟（Sematech）」最近在San Diego開會，與會的大多數技術專家認為：他們未來的工作應該專注於改善半導體現有的製程和設計，並降低對新的「超low-k」材料的追尋和依賴。因為若想要開發低於有效值2.5k的互連（interconnect）材料，則將會遇到技術和成本的瓶頸。就技術而言上，超low-k製程是有可能被實現的；但若想利用這種互連材料與所有的設計電路相連接，其所需要付出的經濟成本是非常高的。所以，由此製程所生產的晶片價格也一定是非常高的，而其最終的經濟效益自然很低了。

過去數年，半導體業界全心全力都在尋找k值非常非常低的材料，但是這種作法有它的缺點。因為在45奈米的節點（node）上，超low-k的介電材料是非常脆弱的，並且會承受很大的製程衝擊。當企圖結合它們時所引起的種種問題，正好抵銷了它們可能帶來的利益。

在技術層面上，最難克服的是如何提昇電晶體的效能；尤其是，當兩電晶體之間以極短的訊號線路相連接時。在這種情況下，即使k的有效值降低了，但是晶片的整體效能還是沒有提昇。以一個高速互連的積體電路為例，k的有效值每降低10％，此晶片的整體效能僅增加5％。這種微量的增加，幾乎會被市場忽略。

目前國外業者正轉而追求互連製程的精緻化。例如：明顯的蝕刻、灰化和清潔（ash and clean），並積極改善電路設計的方法。設計者只會在受到電容或RC影響的層級或電路上，採用最先進和最昂貴的製程技術；其它部份則仍採用傳統的、比較可靠的製程技術和材料。

未來，具成本效益的互連製程可能會借重3D立體技術和異質性（heterogeneous）整合技術。這裡所謂的3D技術是指，將數顆晶片上下堆疊在一起，並藉由它們身上的通孔（via）互相連接。異質性整合是指，在一個整合型的晶片內部指定某個區域使用先進的製程技術，並且可以和其它使用傳統製程技術的區域互連。

這種技術典範的演變正在進行中。現在有人預言，3D技術將可以解決未來一、兩代製程技術的訊號延遲（delay）問題；但是，長期而言，還是得靠異質性整合技術才能徹底解決所有的問題。