随着设备供货商希望以更低的采购与运作成本推出各种新型通讯技术方案，让各种高速接口的重要性日益提升，进而使序列产生器与序裂译码器（serializer/deserializer；SerDes）子电路成为测试作业中最关键的宏单元（macrocell），另一个客户所面临严苛的挑战之一，便是将SerDes整合至各种新型特殊应用集成电路（ASIC）设计方案中，这可归因为许多供货商在将宏单元置入设计之前并未进行完整的测试。对于ASIC客户来说，降低成本的第一步，就是要求IC供货商重视讯号真实性、取得已预先经过测试的关键性IP，以及于宏单元中提供各种测试的功能。

由于通讯产业历经大幅且长期的经济不景气，促使业者将经营焦点由追求尖端技术转移至建立网络使用容量，透过大幅缩减的成本，以提供高竞争力的方案，并支持各种新型服务。为供应高竞争力的组件，厂商须运用各种通讯智能财产专利（intellectual property；IP）与改进讯号的真实性。另外因为更高的数据传输率需要各种SerDes接口进行传输，SerDes宏单元的整合，便成为现今的IC中最重要的IP区块之一。将各种SerDes功能整合入更大型的系统层级IC中，可较独立型SerDes组件更能降低系统成本，并降低耗电量与改善讯号真实性。

整合SerDes之重要性

SerDes 为一种芯片或宏单元，可接收各种高速讯号（如每秒2.5Gbps），及将序列讯号转换成速度较低的平行讯号（如8组每秒311 Mbps或16组155 Mbps的讯号）。随着系统迈向更高的速度发展，及业者将多种组件整合为系统单芯片，业者须于IC与背板之间移动大量的数据，促使许多厂商将SerDes整合至其ASIC与其它大型芯片。

要赢得相关生意有一项必要因素，就是必须于初期便能成功置入SerDes，且预先测试更是确保成功的方式。客户都非常期望于整合前就能看到硅组件通过测试，若是SerDes供货商无法让顾客一次便通过测试，将难以满足客户的需求。第一次便能成功通过测试的方案将让顾客可有效控制研发成本，进而让产品能迅速进入量产阶段。

维持讯号真实性为整合SerDes的关键因素，尤其是于3.125 Gbps数据传输率及以上的环境。为避免刚开始烦恼研发与日后担心封装时所面临的各种问题，业者应同步计划宏单元、输入/输出（I/O）缓冲器及封装基板，透过同步研发模式，便能让业者从一开始就能探讨各方面的元素，全盘考虑晶粒与基板的搭配问题，使得研发设计更臻完善。如在更小晶粒中配置宏单元便可能导致基板上差动讯号线的长度不一致，使得系统无法呈现最佳的讯号完整度，透过同步设计流程（co-design process），这种设计因素间的平衡便可在设计初期就加以改善解决，即使每种ASIC都可能需要进行全新的基板设计，同步设计流程亦能提供IC与基板的优化准则，赋予系统更优秀的讯号真实性。

另一项在研发初期便需要建置的技术就是测试。从一开始的规画测试作业可确保SerDes设计纳入适当的测试功能，如于关键区块、锁相回路（PLL）旁通电路与仿真随机比特流（pseudo-random bit stream；PRBS）产生器与检查器中的内建自我检测（built-in self test，BIST）机制等，一套完善的量产研发策略需内含组件于量产、设计检验及特性表现（Characterization）等阶段的测试方法。

业者须预先规画并透过严谨的设计规则，方能在不增加成本下整合入重要IP，并同时维持研发时程与拥有高度效能表现的目标。在进入量产阶段前，硅组件便必须尽早完成试产、测试与特性表现（Characterization）等作业，研发业者可于测试芯片阶段时便评估SerDes宏单元，藉此降低于整合后的ASIC中寻找到问题的机率，因为找到问题时，于测试平台中进行解决要比于大型且复杂的数字组件才寻求解决方案来得简易的多。预先测试的IP可透过测试芯片来加快整合组件的评估流程，并减少重新设计组件与购买新光罩（mask）的可能性。130 nm与90 nm制程专用光罩由于成本昂贵，更凸显第一阶段的研发成功与否相当重要，进而促使顾客寻求理想的IP方案，如SerDes必须于设计完成研发前便能在硅组件中正确无误的进行运作。

结语

光是提供高速传输接口并不足以达到成功的整合目标，由于未来的接口速度将提升至更高的速度（5至10 Gbps），连带使得所有问题将因此更为严重。建立一套支持同步设计、整合、预先整合测试及生产测试的模式，将协助宏单元供货商与其客户拥有更优秀的效能表现，并能以更低的成本与更短的上市时程推出产品。（作者为Agere台湾分公司总经理）

《图一 SerDes整合至芯片的方块图》