随着百万闸级FPGA，复杂IP核心和Altera Nios嵌入式处理器的推出，需用合适的独立技术完成真正的SoPC层级的设计。SoPC Builder将这些技术整合在一个统一的流程中。SoPC Builder是一款自动系统开发工具，它简化了创建高性能可编程单芯片系统（SoPC）设计的工作。这种工具自动完成SoPC开发中的系统定义、整合和验证阶段，从而加快了面市时间。SoPC Builder在一个工具中囊括了嵌入式系统设计的各个方面，包括软件设计和验证。为了能够最经济地实现SoPC所能提供的最大系统性能，Builder支持提升架构的三种不同形式：

SoPC Builder允许仅用设计传统嵌入式SoC的一小部分时间就可以创建SoPC设计。SoPC Builder在四个方面大大地简化了项目工作，从而缩短了开发时间。

SoPC Builder提供了直观的图形用户接口（GUI），简化了定义和系统客制化。因为无需编辑HDL程序代码来客制化系统，因此SoPC Builder能够节省数星期的设计时间。SoPC Builder为每个组件提供了一个导引程序，方便功能的客制化。例如，它可能启动导引程序在设计中添加Nios处理器，或客制化每个周边和内存接口。SoPC Builder的GUI允许指定内存映像、中断优先级、CPU引导地址、中断向量表位置以及程序和数据存储器的位置。SoPC Builder自动对编写系统进行例行的错误检查，能够节省几个星期或几个月的时间。完成系统架构客制化之后，SoPC Builder自动产生整合处理器、周边、内存、IP核心、芯片内总线和总线仲裁器所需的所有逻辑。为了将系统组件连接在一起，SoPC Builder会从系统客制化阶段获得系统规范，建立合适的VHDL或Verilog HDL程序代码。最终获得整个系统的HDL描述。

如果系统有多个主设备（即两个处理器或一个处理器和一个DMA周边），SoPC Builder会自动产生总线仲裁器逻辑将这些主设备和共享周边或内存连接。SoPC Builder采用从设备侧仲裁的技术，允许多个主设备同时完成数据传送。仲裁逻辑不会暂停主设备服务，除非多个主设备同时试图存取同一个从设备。使用SoPC Builder GUI，能够轻易地指定仲裁优先级。SoPC Builder会针对目标硬件自动产生相匹配的软件开发环境。这种产生档头文件的机制将硬件和软件开发流程同步起来，从而节省数天或数星期的时间。SoPC Builder提供了软件和硬件仿真器环境。SoPC Builder自动产生整个系统的仿真模型、测试平台和实时系统仿真的完整环境。这包括ModelSim工程文件，格式化的总线接口波形和在专用硬件上执行的用户软件仿真的测试平台。工具组能够在性能评测之前用软件手段得知系统性能。这些结果可用于选择各自选项来增强系统性能。

采用DMA进行数据搬移能够增加系统性能，减小处理器带宽或总线带宽，这在SoPC设计中能通过创建专用周边来实现。这些能以用户定义逻辑（Verilog或VHDL）的形式导入SoPC Builder中。Builder通过和用户互动，会自动地创建必要的总线接口，来实现DMA控制器对周边的存取。在某些情况下，周边本身也可能是具有DMA能力的总线主设备。在这两种情况下，周边通常都具备一种系统功能，只需几行软件程序代码就可以进行复制或一些处理器周期就能够执行。这有一些实际的例子包括DSP的功能如FFT和DCT。这些通常都是对数据区块进行操作。这些数据区块从系统外透过通讯接口或讯号接口如ADC获得。DMA能够将从这些接口和预加载的内存区域提取数据。这种搬移和系统中Nios处理器核心处理其他系统进程以平行管线的方式进行。一旦周边已有了数据，Nios处理器初始化周边的处理。

在处理过程中，Nios处理器可以继续执行系统软件。数据处理完成后在处理和加载下一组数据之前启动DMA，将结果搬移至CPU通用数据存储器。在处理数据区块越小，一般是32位字组，处理越确定的类型，需用一定周期进行处理的工作，构建加速器最高效的方式是通过SoPC Builder向Nios软式核心处理器提供专用指令。这最先出现在2.0版Nios中，系统设计者能够用专用指令直接在Nios CPU的数学逻辑单元（ALU）添加用户定义的功能。在单个CPU中可以运行多达5个组合或时序专用逻辑模块，也可以存取Nios系统模块之外的内存和／或逻辑。专用逻辑模块能够在两个缓存器Ra和Rb上执行用户指定的操作。结果值储存在缓存器Ra中。这些专用逻辑模块的功能只受到组件中逻辑单元（LE）和设计者想象力的限制。通过Nios嵌入式处理器指令集中的5个用户定义的操作码可存取专用硬件模块。使用自动产生的C和汇编语言存取这些操作码。SoPC Builder在系统产生期间能够为任何专用指令建立宏程序代码。

在硬件中实现的复杂算法通常比软件实现更快和更高效。通过建立专用指令，设计者能够针对关键的内部循环和大运算量的算法，将复杂的指令序列简化为硬件中的单个指令，能够提高系统性能。系统设计者可以在各种应用中使用这种功能（即对数字讯号处理（DSP）、封包头处理和其他大计算量的应用优化Nios嵌入式处理器）。即使是像CRC或改变数据位顺序等简单例子就是用简单硬件加法替代许多行的软件程序代码。点选导引程序中的Custom Instruction卷标，在建立和编辑Nios CPU的同时也创建了专用指令。Custom Instruction卷标用于设计专用逻辑和Nios CPU中ALU的接口。首先，为专用指令选择操作码。有五个操作码可用：USR0至USR4。其次，导入和扫描专用指令的HDL文件。Design Import Wizard扫描顶层模块的埠，建立合适的连接。Design Import Wizard接受以下类型的文件：Verilog HDL、VHDL、EDIF、VQM和Altera Quartus II原理图。导入设计文件之后，指定专用指令所需的CPU时钟周期和专用指令名称。

@大標:支持FPGA协同处理与处理器的系统开发

SoPC Builder也支持FPGA协同处理、独立DSP或微处理器系统开发。很多的应用都有这方面的需求，如超过独立数字信号处理器处理能力的复噪声号处理算法。在一些应用中，软件开发者使用硬件协处理器分担各种算法包括Viterbi译码器、Turbo编译码、蝶形处理、离散余弦变换（DCT）以及1D和2D滤波器。在一些情况下，DSP处理包括芯片内硬件协处理器，其终端应用支持设计专门市场方案。在第三代无线系统中，增加的Turbo和向前纠错算法对一个信道板上每个用户数据信道的处理能力有很大的影响。确定DSP应该分担哪些工作给协处理器可以使用软件开发者使用的测算评估工具。测算工具剖析程序代码，分析每个函数和子程序占用的处理比率，给出基本的协处理器加速器。

如Altera定义的协处理器包括至少一个数据接口和控制接口。CPU使用控制接口建立和监视协处理器的运行状态，用DMA完成处理器耗时的处理能够增强处理器的性能。数据接口和内存、周边或其他处理器通讯，它们可以作为数据源或数据目的。当FPGA协处理器连接分立的DSP或GPP时，在DSP和FPGA协处理器子系统之间必须有一个接口。这个接口符合目标处理器的接口规范。对于采用DSP架构的应用，使用SoPC Builder辅以DSP Builder能够构建组成基本协处理器的功能模块。这个环境把关键的DSP功能、总线接口和在熟悉模型环境如Matlab上仿真结果的功能构造模块组合在一起。

@大標:结论

大部分的处理器支持多种标准和专有接口，目前SoPC Builder支持其中的大部分接口。这些标准接口包括PCI和其衍生标准、RapidIO、Hypertransport和其他接口。还有一些专有接口包括EMIF（TI）、MPX（Motorola）和Link-Port（ADI）等。对于任何同FPGA协同处理系统连接的处理器，必须有FPGA的接口IP模块。而且，SoPC Builder确保了软件和硬件的同步支持。这种构造正确的文件将系统整合加快了数月，消除了差错，减小了大量手工开发底层软件驱动的开发工作。另外，一旦模块整合到SoPC Builder中，它们也将是易于重新应用的。协同处理是提升系统性能和降低成本的非常有效手段。无需改变软件开发环境或DSP平台，只需增加低廉的附属FPGA，就可以获得这些优势。对于在性能上需用采用高级DSP的应用，这种方式能够将成本缩小10倍。当为未来的性能需求可能要增加板子处理能力，这种整合方式还提供了一种方便的手段来维持将来的系统。工程师可以在成品板上设计一个空的FPGA插槽，直到将来系统需要更高的处理性能时，才使用这个FPGA插槽。通过直接软件修改，整合一个或多个FPGA协处理器，以最小的代价大幅度地提高系统性能。