即使ASIC设计的尺寸与复杂度不断增加，FPGA不论在容量与效能近来都有更进一步的发展，意味着只要利用单一的FPGA，前述设计中的三分之二都可以模型化。然而，仍有三分之一的设计（也就是所有ASIC设计的九分之一）需要多FPGA原型电路板。

不久之前，开发设计的ASIC小组所采用的主要解决方案，仍是在内部自行发展专用的多FPGA原型电路板。不过，时至今日，利用现成的多FPGA原型电路板，再辅以适当的设计工具，就能节省数星期，甚至好几个月的验证时间，更不用说动辄上万元的非经常性工程（ NRE）费用。

本文将首先讨论主要的ASIC验证技术，接着探讨自行制作多FPGA原型电路板和使用现成产品之间的优劣比较。最后，不管是利用内部发展或现成的多FPGA原型电路板进行验证，凡用来分割与同步大型设计的尖端设计工具，也将在文中详加介绍。

各式各样的验证技术

时下应用在手机、通讯、绘图次系统和讯号处理装置等高阶的ASIC，通常含有多颗CPU和DSP核心，再加上多硬体加速器、周边、介面和记忆体管理核心（为了讨论方便，在此使用的ASIC一词，假定包含了ASSP与SoC装置）。因此，在设计过程中抢先发展、掌握、整合、除错和验证任何内建的软体内容，才能赢得晶片市场的先机。

不论是ASIC RTL本身或放在任何内嵌软体中，完整的ASIC RTL功能验证，都是ASIC设计过程中耗时最多，最困难的一环。资料显示目前有70％的ASIC设计需要再修正（re-spin）。再修正除了所费不赀之外，还可能导致整个案子错失市场先机；更甚者，损害公司名誉及财务状况。目前市场上有三种主要验证方式供ASIC设计人员选择，包括软体模拟、硬体仿真模拟和FPGA原型。

软体模拟

软体模拟的使用相当广泛，不过即使在非常高阶（相对昂贵）的电脑平台上操作，比起实际的ASIC硬体，慢了约六到十个级数（orders of magnitude），是个耗时超久又极无效率的方法。如果换算成实际的速度，整个系统的软体模拟速度，基本上只有几赫兹，也就是设计里面的系统时脉，每即时秒（second of real time）只能循环几次。事实上，这代表大量的软体验证只能在设计上的一小部分执行。

硬体仿真模拟

硬体模拟则是另一个验证选择，不过仍然比实际ASIC硬体慢上至少三个级数，这是因为大量多工（multiplexing）降低验证速度，最后只剩下约500KHz到2MHz。再者，此法极为昂贵，无论预算或资源均耗费甚多（视模拟器大小而定，每个等效闸门耗费25分到1美元不等的费用）。因此，设计人员需要的是一个风险低费用省，又能很快将产品推上市的方法。

FPGA原型

为因应许多情况的实际需求，验证设计的脚步必须加速。例如影像处理晶片，部分验证牵涉到评估影像输出流的主观品质。同理，在嵌入式软体的环境中，验证硬体更需要极致高速。而多FPGA原型电路板的速度在10到80MHz之间，相当（或可比拟）即时ASIC速度（即时送入，即时回应），正符合上述的需求。若比较设计一片客制化电路板和使用现成电路板，后者如与适当的设计工具相互搭配，可大幅缩短数星期、甚至数月的验证时间和节省成千上万的NRE费用（换算起来，实际费用相当于一个等效门一分美元以下）。

另外，还有一项值得关注的重点。除了提供软体发展的平台与硬体、软体的验证之外，设计ASIC的公司还得尽早提供接触应用此设计、功能完整之产品的机会，例如，可能需准备示范硬体参加电脑展。

完全量身订作v.s现有原型电路板

过去约三到五年之间，所有多FPGA原型电路板都是针对自身需要而量身订作。反观今日，已有多FPGA原型电路板厂商正在蓬勃成长中，以下兹提供实际市场数字作为参考。

传统的硬体模拟市场目前一年约为１亿美元。相对的，这几年来，现成多FPGA原型电路板一年的市场值，成长为7500万美元左右。也就是说，现成的多FPGA原型电路板产业已悄悄地成长为硬体模拟市场的四分之三。

工程师的天性认为，平凡无奇就无法尽如理想，因此工程师常常特别希望建立自己的原型电路板，因为他们认为如此一来效能会更好，也相信更容易使用并与真实状况接轨、介面较符合所需、降低计划成本、缩短上市时间等。不过，实际情况是否如此，接下来就让我们一一检视这些认知：

效能更佳

在牵涉到超过二个或三个以上的FPGA原型电路板的案子里，客制电路板效能不太可能超过现成制品，因为设计这类的电路板需要洗链的知识与专业，而通常只有历经多年、数代设计经验的洗礼，才能累积出这些经验与智慧。

设计容易

如果一个ASIC设计只配合单一FPGA，设计和完成客制电路板相对简单。但如果ASIC设计需要二个FPGA，问题就变得复杂多了；而当用到三个或以上的FPGA，事情的复杂度更呈等比级数递增，花费的心思更难以计数。

介面简单

假设一个ASIC设计只配合单一FPGA即可，必然有特别的原因，才需要量身订作特制的电路板。原因不外乎是，这个FPGA要与同一张卡上的任何介面逻辑搭配。然而，在多FPGA原型电路板的解决方案中，早就解决这类问题。口碑良好的现成电路板，通常一定会简化介面的问题，好让设计者把心力放在特殊的介面卡设计上。

降低成本

设计与完成高阶的多FPGA原型卡需要一组为数众多的专业设计工程师和布局工程师，反比单纯地采购现成电路板耗费更多成本。

缩短上市时间

即使是擅长设计与制作多FPGA原型电路板的公司，创造一块高阶的电路板，无论再怎么加快速度，都得耗费九个月的时间（假设多组工程师与布局工程师轮班作业），遑论非专业的小组。所需时间绝对更长，更容易造成作业进度落后，错失市场先机。

Dini Group是原型计划伙伴（Partners in Prototyping Program）的成员之一。下文以Dini Group的DN8000K10板为例，即可了解设计多FPGA原型电路板的复杂度，如(图一)。

DN8000L10是一块USB 2.0逻辑原型系统，可容纳2到16个高容量的FPGA。图表展示的是最高规格配置，据此电路板为原型完成的设计，保守值达2400万个ASIC等效逻辑闸。

整个DN8000K10的设计与制作工程约耗费九个月，其中，六组布局工程师每天轮二班，日以继夜连续工作好几个月，最后才完成这块使用频率350MHz的低电压差动讯号（LVDS）进行晶片对晶片沟通，28层的电路板。在引脚数量受限的设计当中，每个LVDS引脚对（pin pair）支援整合的SERDES，最高可提供10：1的多工作业。

在如此复杂的情况下，还必须将杂讯和讯号完整度纳入考量，就更要有高度的知识素养与专业背景。这类水准的电路板需完整的一到二个级数，超过时下先进的自动路由器处理能力，以致于难以提供一个圆满的解决方案。如此一来，每个引脚都得以人工选取，每个轨道都得以手工连结，自动路由完全英雄无用武之地（除了电路板周边四周之外）。

手动分割与同步多FPGA设计

在手动分割的环境下，原始RTL程式码内任何以ASIC为中心的概念，如门控时钟（gated-clocks）、Synopsys的DesignWare范例等等，分割之前必须手动转换成FPGA等值（FPGA equivalent） 。撇开其它问题不论，这样一来，会立刻产生二股独立的编码串流（code stream），可能丧失同步性，最后导致FPGA原型与预期完成的ASIC之间出现功能差异。

接下来则是分割过程本身，这时工程师试着集结不同群组的功能区块（模组），每个群组预定于一个个不同的FPGA完成。这类群组（分割）以往都是逻辑闸层完成，不过近来有些流程在RTL层即支援群组，完成的群组会逐一通过传统的FPGA合成工具。只有在这个时候，才能真正了解不同FPGA实际的资源利用状况。

工程师的盲目作业，是前述二种情况所遭遇的问题之一。他们无视于不同群组的区域和资源影响，重复作业，以致浪费时间。首先，工程师抱着「区块A将可能消耗数量xxx的资源，而区块B可能需要数量yyy的资源」的守则，算出推估值，接着再用这些推估值导出一堆的群组指令，然后合成（以RTL分割为例），分析结果，再来就是以为数众多的取消/恢复群组的指令进行评估不同成品。

而整个工作又因为这类原型通常受限于FPGA上的输入/输出（I/O）引脚，变得更加混乱，很容易消耗装置上的I/O资源，同时利用到的内部逻辑资源量却占很小部份，可谓毫无效率的解决方案。为了克服这些I/O限制，可能需要一起多路传输I/O群组，以及/或在多FPGA中复制同样的逻辑区块（为了达到特定的效能目标，有时也需要进行逻辑复制）。

假设每个这类原型使用的FPGA大概具有超过1000个引脚，利用电子表格管理连结的方法，动辄包含成千上万个储存格。再者，追踪对应到每个FPGA的区块与追踪连结矩阵（不同FPGA之间的连结）无异是浩大工程，不仅耗费资源、时间，还容易出错。

自动分割与同步多FPGA设计

Certify RTL Prototyping工具是多FPGA分割与同步工具。有趣的是，当Certify软体在1990年底推出之际，市面上并没任何现成的多FPGA原型电路板，以辅助ASIC设计小组。因此，Certify当时被认为是ASIC小组自行设计特制多FPGA原型电路板的得力帮手。

藉由Certify软体，工程师定义电路板上FPGA的数目与类型，跟彼此间的互联状况。这些资料最后用于多FPGA上的ASIC设计，自动分割RTL，并合成已分割的RTL成为设定档（configuration file），用来编写FPGA。

只要工程师使用Certify工具定义电路板的基础结构，软体输出的讯息之一为网路表（netlist），内容描述FPGA和彼此之间的连结。而这个由Synplicity定义，Verilog描述的网路表格式，已经变成众所周知的*.vb（Verilog Board）格式。

目前每一现成多FPGA原型电路板厂商推出的电路板，都具备对应的*.vb档案。 *.vb档案会成为输入讯息读入Certify软体，以定义每个电路板结构。

Certify工具可以和Verilog、VHDL与混合语言设计并用。工作流程中第一个要素就是，利用Certify软体自动转换任何特定的ASIC编码，成为等效的FPGA结构。在市面上现成的多FPGA原型电路板中，内有记载主要经销商产品的表单，使用者只需下拉表单，告诉软体使用的电路板类型即可（另一方面，如果电路板是内部量身打造的，Certify工具有办法在作业中虚拟一个多FPGA电路板，成为设计真正电路板的基础）。接下来，使用Certify软体分割多FPGA上的设计，如(图二)。

《图一　多FPGA原型流程图（展示三个FPGA）》

HDL Analyst工具和Certify软体之间的整合密切，它会自动为设计产生技术独立的图形检视（graphical view），呈现格式为高阶阶层电路区块图（hierarchical block diagram）—接着合成—对应逻辑闸电路原理图（schematics）。 HDL来源码以及区块层与逻辑闸电路原理图之间完整的双向与交叉探测，Certify与HDL Analyst工具同样予以支援，以便设计师快速浏览设计四周，定位讯号与逻辑功能。

除了各式各样其它的设计检视之外，Certify软体以图形化方式，呈现制作原型电路板的FPGA，如(图三)。每个图形元件可以二种相关的测量类型表现：其一反映装置的I/O利用状况，另一则是区域/资源利用状况。

根据对I/O的认识，还有FPGA和FPGA之间路由资源相关的逻辑资源，Certify软体能够自动进行引脚分派，利用先进的Quick Partitioning Technology（QPT）自动执行第一级分割。另一种方法则是使用者轻松拖曳编码区块，放在不同的FPGA上，即可互动地执行分割。或者是二种方法混合应用。

Certify软体内建一连串的工具协助分割作业。举例而言，分割之后的软体分析结果，提供使用者选择应用Certify Pin Multiplexing（CPM）的机会，协助多组讯号共同进行多工传输，减缓装置上I/O资源的负担。

《图二　Certify Interface（右上为图形化FPGA介面）》

除了协助多装置的逻辑复制之外，Certify工具也具备位元截割（bit-clicing）处理的功能，将宽广的资料路径（data-path）结构切割成较小的单位。另外，Certify软体还有复杂的「拉链」功能，分解大的区块成为较小的碎片（最后指定这些碎片到不同的FPGA上）。

当预定的分割完成后，加以命​​名并存档，将方便使用者管控不同的分割，是另一项非常有用的功能。这项功能可以和Certify软体的冲击分析并用，在置放与/或移动一片多FPGA板的有效区域和I/O相关之逻辑时，将协助使用者了解冲击状况。此外，使用者不需要思考此逻辑应该指定到哪个FPGA，冲击分析会撷取出特定资讯，作为分割的参考。

一旦分割执行完毕，接着使用Certify软体合成不同FPGA装置上的编码流（code stream）。 Certify工具采用的基础合成技术，和Synplify Pro FPGA的合成引擎相同。例如Certify软体完全利用Synplicity Best的演算法，在执行主要的合成步骤之前，分析RTL并完成高阶最佳化。 Certify工具则拥有Synplify Pro软体所有的合成功能，例如资源分享、暂存器调节（register balanceing）、重新定时（retiming）、复制与重新合成（re-synthesis）等。

Certify软体很单纯地视不同的FPGA为设计层次上额外的一层，为此程序​​的主要重点。也就是说，该工具能提升效能将计时通道（timing path）最佳化，甚至通道横跨多个FPGA时亦然（Certify软体同时编撰分时报告，在硬体程式化之前，通知设计者原型能够达到的效能）。

结语

创造出在系统中全速运作的ASIC设计原型，其必要性日益增加。如欲达到所需效能，最经济的方式便是架构FPGA原型。

运用多FPGA原型电路板进行验证逐渐尉为风潮，已经有九分之一的ASIC设计采取这类方式，而其中使用现成原型电路板更渐渐普及，市场上重要的供应商包括The Dini Group、Hardi Electronics、Gidel与Altera等，他们都是原型计划的合作伙伴。

和自制原型电路板相较之下，连结Certify RTL Prototyping软体，原型电路板的效能更高、价格更低、更缩短上市时间。现成的多FPGA原型电路板与Certify软体结合后，让设计小组能在真正的硬体上测试，不管是从装置面或系统面皆可，有利于在设计过程中早期发现难以侦测的问题，将ASIC专案的验证时间缩短数月之多。而尽早完成的硬体原型就能用于软体发展与早期系统整合上，进一步改善上市时间。 （作者目前任职于Synplicity Taiwan FAE）

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延 伸 阅 读

border=0> width=13> 本文介绍了利用现代FPGA架构的先进性能管理PCB复杂性的新方法，即可以减少PCB布线的拥塞，减少设计反覆、重新设计次数以及降低层和元件的数量。同时也概述了利用FPGA的灵活I/O特性降低PCB制造成本的方法。 color=#333333>相关介绍请见「 href="http://www.eettaiwan.com/ART_8800350814_617717,681521.HTM.53058f3a">利用先进的FPGA I/O功能降低总体PCB制造成本 」一文。 width=13> 无论是网路产品、通讯设备、工业系统，还是汽车电子系统，这些电子系统都普遍采用现场可程式闸阵列（FPGA）晶片，进而显示这种晶片在实际应用时具有高度的灵活性，加上FPGA 具有可重新配置的高智慧特性，因此轻易成为上述各种电子产品所不可缺少的基本元件。 color=#333333>你可在「 href="http://www.digitimes.com.tw/n/article.asp?id=E6FD979E92C33616482570D20029B9F2">FPGA 所需的电源供应：深入分析」一文中得到进一步的介绍。 width=13> 系统单晶片（SoC）可采用现场可程式闸阵列（FPGA）或专用积体电路（ASIC）两种方式实现。目前业界通常将处理器、逻辑单元和记忆体等系统嵌入FPGA中构成灵活的SoC解决方案，本文以Virtex-II系列Platform FPGA为例，说明​​采用FPGA方案进行数位显示系统设计所具有的灵活、快速和低成本等特性。在「 href="http://www.eettaiwan.com/ART_8800273736_617717,676964.HTM">采用基于FPGA的SoC进行数位显示系统设计」一文为你做了相关的评析。

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size=2>市场动态

height=13 src="/images/arrow.gif" width=13> class=style4 style3>据In-Stat报告指出，由于应用范围的不断扩大，现场可编程门阵列（FPGA）市场正在蓬勃发展。预计全球FPGA市场的出货总值将从2005年的19亿美元达到2010年的27.5亿美元，其中大部分收入将来源于小规模用量市场。总体而言，低用量的FPGA产品与其价格直接相关，而价格又和其复杂度直接相关，一片FPGA的价格可以不到100美元也可能是几千美元。 color=#333333>相关介绍请见「 href="http://www.electronictechnology.com/cn/information.php?sublnk=detail&newsid=9950&newstypeid=2">2010年FPGA市场预计将达27.5亿美元」一文。 height=13 src="/images/arrow.gif" width=13> 联电与大客户－全球可编程逻辑解决方案领导供应商Xilinx，共同宣布，双方之长期策略合作关系，将拓展至65奈米及更先进之制程技术。双方已共同研发出内含实际可编程逻辑电路的新一代65奈米Xilinx FPGA原型晶圆，目前正由联电位于南科的十二吋晶圆厂进行试产。 color=#333333>你可在「 href="http://nano-taiwan.sinica.edu.tw/HeadLineNewsDetailBig5.asp?NewsNo=2&DetailNo=758">联电、智霖 携手65奈米」一文中得到进一步的介绍。 height=13 src="/images/arrow.gif" width=13> color=#333333>明导国际（Mentor Graphics）宣布其先进合成产品现已支援Xilinx新推出的Virtex5 FPGA。两家公司在过去一年密切合作，确保即将推出的Xilinx ISE设计套件和Mentor Precision Synthesis软体支援所有的Virtex-5 LX元件。 Mentor Graphics和Xilinx现已开始供应初期试用软体给需要的客户。在「 href="http://www.mentorg.com.tw/news/view.php?id=280&PHPSESSID=869f4f0a31bdaddcd0d4f3fe4f416083">Mentor Graphics合成工具支援Xilinx Virtex-5 FPGA」一文为你做了相关的评析。

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