电阻式记忆体崛起的应用背景

从1999年起，非挥发性记忆体的市场需求就有突破性的成长，因为近几年陆续出现如随身碟、数位相机储存卡、手机记忆体等相当广泛的应用，创造出其他技术无法涵盖的全新市场。目前主流的非挥发性记忆产品为快闪记忆体，但是现有的快闪记忆体元件架构在65nm技术世代以后，将逐渐面临物理极限的挑战，因而有「奈米晶粒之非挥发性记忆体」技术的开发。快闪记忆体也面临诸多特性上的限制，例如操作速度太慢和操作周期不长等等。因此更有潜力的记忆体技术需要被进一步开发，以满足未来更广大的记忆需求。

电阻式记忆体技术正是非挥发性记忆体新技术当中相当有潜力的新兴技术，近年来也受到国际半导体大厂和主要研究单位的关注。其原因在于电阻式记忆体的元件结构相当简单；同时所采用的材料并不特殊，许多的半导体厂均有现成的制程能力；另外电阻式记忆体元件所需制程温度不高，因此相当容易与相关元件或电路制程相整合。工研院电光所奈米电子技术组在3年前便积极投入研发电阻式记忆体，最近获得相当大的技术突破。本文将介绍电阻式记忆体的元件操作特性，以及工研院电光所奈米电子技术组在电阻式记忆体领域的研发现况；并且也将对同属于电阻式记忆体范畴的「导通微通道电阻式记忆体」技术作一简单介绍，使读者对电阻式记忆体技术能有更完整且深入的了解。

电阻式记忆体的基本结构和操作方法

电阻式记忆体的主要结构相当简单，和一般电容器结构极为相似，目前主要均是采用MIM（metal-insulator-metal）结构，如图一所示。此结构在半导体后段制程的整合困难度并不高，和电晶体元件（MOS）整合非常容易，所以相当适合使用电晶体元件来操作记忆单元（memory cell）。此外，电阻式记忆体记忆单元的制程温度并不高，因此与相关电路或其他元件容易整合在单一晶片上，也提高此技术的应用价值。

《图一 电阻式内存的基本MIM（metal-insulator-metal）组件架构示意图》

电阻式记忆体的操作主要可分为三个步骤，分别为forming、set及reset，相关步骤如图二所示。

《图二 电阻式内存的基本操作步骤示意图》

Forming步骤

Forming步骤是元件一开始刚制作完成时只需经过一次的步骤，主要是施加一偏压于元件上，使元件的氧化物层产生soft breakdown，目的在使元件的漏电流增加，如此元件才能开始有电阻式记忆体特性。有些氧化物层其实不需要forming即可具备电阻式记忆体特性，这样端看氧化物本身的性质以及制程条件而定。

Set步骤

Set步骤为元件由高电阻态转变为低电阻态的步骤，当施加偏压超过某一临界电压时，元件将会由高电阻态转往低电阻态，此时通常需要限制流过元件的电流大小（current compliance）以免元件烧毁。

Reset步骤

Reset步骤为元件由低电阻态转变为高电​​阻态的步骤，当施加偏压超过某一临界电压时，元件将会由低电阻态转往高电阻态，此时不需要限制流过元件的电流大小，让元件能完整重置回高电阻态。不过通常元件在set步骤研发人员所设定的限电流是多少，那么在reset步骤时流经元件的最大电流，也会和set步骤所设定的限电流大小相当。

另外，电阻式元件有分为单极性元件（unipolar）及双极性元件（bipolar），所谓单极性元件亦即元件的set及reset步骤都需在同一极性的偏压下操作，而双极性元件则是元件的set及reset步骤可在不同极性的偏压下操作。根据我们的研究发现，元件是否为单极性或双极性特性，与所采用的电极材料相关；相同的氧化层材料如果使用不同的电极材料，便可由单极性元件变成双极性元件、或由双极性元件变成单极性元件。

工研院电光所奈米电子技术组在电阻式记忆体研发现况

工研院电光所奈米电子技术组是在大约3年前开始逐步投入开发电阻式记忆体，最近有了相当不错的研发成果，并将于今年年底的IEEE International Electron Devices Meetings（IEDM）上公开发表。

可增加储存容量

本组所开发的电阻式记忆体使用工研院电光自有的8吋半导体制程实验室，仍采用简单的MIM结构。在元件特性方面，由于我们所开发出来的元件高低电阻比可高达1000，因此我们也成功展示多电阻态位准操作的能力（Multi-level operation），这有助于增加储存资料的容量。

具低电压节能省电特色

在操作电压方面，除了forming步骤需3伏特外，元件操作在1.5伏特电压以下即可正常操作，和现有的快闪记忆体技术相比，电阻式记忆体是属于低电压型的非挥发性记忆体，在节电省能特性上更为出色。

可延长元件耐久性和储存能力

在元件耐久性（Endurance）测试方面，我们所开发出来的元件耐久性测试可超过100万次，即便在高达200度的环境条件下，测试也可顺利达到10万次操作。在元件资料储存能力（Retention）方面，即便在200度高温环境下仍可达到商用化规格要求，亦即资料在10年之内无漏失情况。

具快速操作速度条件

在元件的操作速度方面，使用5ns的电压脉冲元件仍可以正常操作，同时在此脉冲操作下，元件的高低电阻比仍可在100以上。

综合上述，电阻式记忆体的电阻式记忆胞（RRAM cell）具有快速操作、高操作稳定性及高资料保存性的特点，同时具备多阶电阻位准操作的能力，因而能有效提升所储存的资料密度。

验证电阻式记忆胞整合效果

成功控制电阻式记忆胞电流

为了进一步验证电阻式记忆胞和电晶​​体元件的整合效果，我们也成功地将电阻式记忆胞和电晶​​体元件，直接以制程方式成功整合在单一晶片上；电晶体可满足电阻式记忆胞需要限电流的操作需求，特别是在set及forming步骤。藉由控制和电阻式记忆胞串联的电晶体通道大小，即可有效控制流过电阻式记忆胞的电流大小。

证明电晶体操作电阻式记忆胞的优势

我们的研究也发现，当我们操作单一电阻式记忆胞时，元件在高电阻态时电阻值呈现较大的波动；而当我们把电阻式记忆胞和电晶​​体元件直接串联起来后，元件在高电阻态时电阻值的波动已经降低许多。这可归因于与电阻式记忆胞串联的电晶体元件，能及时有效地控制流经电阻式记忆胞的电流大小。若采以单独操作单一电阻式记忆胞，由于会使用量测仪器来限制电流大小，量测仪器在切换过程中电流overshoot的问题，会导致元件的高电阻态电阻值呈现波动较剧烈的现象。因此，使用电晶体来操作电阻式记忆胞，要比单独操作电阻式记忆胞具备较优越的表现特性。

元件缩小化特性佳

在元件的缩小化（Scalability）能力部分，我们的研究发现，元件的操作电压并不太会随着元件尺寸缩小而有显著的变化；反倒是元件的高电阻态，会随着元件尺寸缩小有提高的现象。这意味着小尺寸元件相较于大尺寸元件而言，反而有较大的高低电阻比，这也验证此元件具有相当好的缩小化能力。目前工研院电光所奈米电子技术组已成功制作小于1微米的元件，目前我们正使用Electron beam lithography system，进一步设法把电极尺寸缩小至数十奈米大小，以进一步研究更小的氧化物电阻式记忆体元件的特性及电阻转换行为。

电阻式记忆体研究成果比较

去年的IEEE International Electron Devices Meeting(IEDM 2007),有一整场次主要讨论电阻式记忆体技术，这也显示电阻式记忆体技术的重要性已获得国际重视，此场次搜罗数篇电阻式记忆体相关技术文章，可具体而微地显示包括F​​ujitsu、Samsung， Matsushita等国际大厂的研发现况，表一为工研院电阻式记忆体最新研发现况和去年IEDM 2007大厂研发成果的一些比较，可知工研院的研发成果毫不逊色，在R-ratio（ pulse）、Multilevel operation、最高元件操作温度、元件耐久性部分均有相当不错的特性表现[1-3]。

电阻变化物理机制仍有研究空间

在电阻式记忆体的电阻变化之物理机制方面上则不是相当明朗，许多研究单位因此纷纷提出不同的解释企图说明氧化物内部发生的变化，例如filamentary current path理论、氧空缺重新排列理论等等，然而迄今仍没有一个完整而详细的模型被建立且获得普遍性的认同。因此电阻式记忆体的电阻变化物理机制方面，仍有相当大的研究空间，工研院电光所奈米电子技术组除了致力改善电阻式记忆体的元件特性外，也正加紧脚步深入元件电阻态转换的机制研究。

正在执行的电阻式记忆体研究计划

除了加紧脚步深入元件电阻态转换的机制研究外，本组在电阻式记忆体计画仍有两项主要任务正在进行中：

Kb电阻式记忆体阵列验证

Kb电阻式记忆体阵列是将电阻式记忆体迈向商用化的第一步，因为记忆体阵列的实际验证除了可验证大数量电阻式记忆胞的制程稳定性外，并可进一步验证电路控制的实际运作状况及功能。目前本组已完成Kb电阻式记忆体阵列的电路及光罩设计工作，目前正进一步验证整体制程是否正常，之后将进一步验证电路及记忆胞的特性及功能。

Forming free元件开发

本组现在正从制程条件及薄膜架构两部份同时着手开发Forming free元件，Forming process虽然不是很繁琐而复杂的过程，但若能进一步开发出Forming free元件，便可进一步简化电阻式记忆体阵列电路设计的复杂度，如此可同时缩小电阻式记忆体阵列周边电路所需要的面积，对整体cost down相当有助益。

目前本组已初步开发出Forming free元件，相较于传统需要3伏特Forming process，此Forming free元件并不需要额外的Forming process，对Forming free元件而言，第一次的switch就是其Forming process，所以一般正常switch小于1.5伏特的电压即可启动元件，因此在控制电路设计部分便能省略有关Forming process部分的考量设计，进一步降低设计及制造成本。

导通微通道电阻式记忆体

导通微通道电阻式记忆体原理

导通微通道电阻式记忆体也属于电阻式记忆体的范畴之一，其所使用的记忆材料为固态电解质（Solid state electrolytes）[4-6]，主要是利用固态电解质里如银离子或铜离子的金属离子，藉由氧化还原反应使其在固态电解质内产生导电路径，进而使固态电解质的电阻发生近100万倍的变化，达到资料储存的目的。其结构和一般的电阻式记忆体相似，只是将中间的氧化层置换为固态电解质，相对于一般氧化物的电阻式记忆体而言，导通微通道电阻式记忆体的操作原理算是相当清楚，在文献上也可以找到使用水来做电解质直接观察银导线（metal filament）的生成，并且已经可以直接观察到这些metal filament的生成状态。

材料特性依旧受限

然而此技术主要的障碍是在固态电解质材料的选择。一般比较常用的材料主要有Ta2O5、GeSe、GeS，相较于氧化物电阻式记忆体而言，导通微通道电阻式记忆体的固态电解质材料选择性较少。

值得一提的是，导通微通道电阻式记忆体的固态电解质材料，特别是Se系列元件的耐温性较为不佳，约莫只能耐热到摄氏200度左右；温度再升高，会使Se系列的固态电解质成份发生变化，进而会影响导通微通道电阻式记忆体的特性。因此此技术在制程整合上有相当的困难度，因为半导体后段制程温度虽不高，但要低到200多度也有相当的困难度，所以此技术在制程整合上一直有相当大的问题，相关研究量上也没有传统氧化层电阻式记忆体来得丰富。

导通微通道电阻式记忆体相关研究现况

在学校的研究方面以美国亚利桑那大学的固态实验室（Center for Solid-State Electronics Research, Arizona State University）研究较为出名，厂商则以Qimonda及Sony的开发为主，主要使用材料为Se-rich GeSe with Ag doping，尚有S-rich GeS with Ag doping及GdOx with Cu-Te conductive layer的报告。工研院电光所奈米电子技术组在1年前也有涉猎导通微通道电阻式记忆体范畴，在固态电解质材料系统方面是采用Ta2O5及GeSe为主，电极材料部分则采用铜及银为主。目前本组已成功开发出薄膜制程技术及元件制造技术，不管使用Ta2O5或GeSe作为固态点解质，元件均可正常运作，元件操作电流可以小至1nA，亦可以多位准操作，如图三所示。

《图三 使用Ta2O5作为固态电解质之导通微信道电阻式内存的电性操作图》

图四则是使用Ta2O5作为固态电解质之导通微通道电阻式记忆体的电性操作图。目前元件的耐久性测试已可以超过13万次，相关的元件特性正进一步持续改善中。

《图四使用GeSe作为固态电解质之导通微通道电阻式记忆体的电性操作图》

结语

电阻式记忆体虽然有上述优点，不过该技术发展并不是如其结构般的简单，因此全球各地的研究团队无不卯足全力，希望能进一步改善其特性上的缺陷，使其更贴近量产目标，目前电阻式记忆体仍有几项特性仍待进一步改善：

因此，工研院电光所奈米电子技术组除了将致力于电阻式记忆体相关电路设计的开发，以期达到商用化目的外，在诸如Forming free元件新元件架构、元件操作机制也将同时进行开发和研究。

（本文作者为工研院电光所奈米电子技术组经理）

＜参考文献：

[1] S. Muraoka et al., IEDM Tech. Dig., 2007, p. 779

[2] K. Tsunoda et al., IEDM Tech. Dig., 2007, p. 767

[3] M. J. Lee et al., IEDM Tech. Dig., 2007, p. 771

[4] M. N. Kozichi et al.,IEEE Tran. Nanotech., 2005, p.331

[5] M. N. Kozichi et al., IEEE Non-Volatile Memory Technology Symposium, 2005, p.83

[6] T. Sakamoto et al., Symposium on VLSI Technology, 2007, p.38＞