过去几年来，SoC逐渐成为芯片类的主流。事实上，现在有些观察家相信，主要的芯片类型实际上只分成两种：SoC及内存。当把焦点放在测试SoC的趋势和策略时，真正所考虑的趋势及策略其实遍及所有非内存的芯片。

对SoC芯片而言，测试已成为一种更有挑战的研发项目，引发的问题也日渐增加：要进行多少测试才能完整、要嵌入多少测试以及愿意付出多少测试成本？先前在相关方面的争论集中在测试厂商要用何种测试的型式使其能够一枝独秀？而目前这些测试的相关问题已有答案，并在SoC测试策略方面引发热烈地探讨相关研发项目。

测试SoC有三种主要意义，并各自拥有其拥护者及辩护者，其三种意义分别为：传统功能测试、结构测试及BIST测试（内建的自我测试）。功能测试只能由一组测试器单独执行，而当SoC变得更为复杂时，便需要更高的测试功能。由于担心未来测试机的效能及成本增加，半导体厂商开始加入更多的扫描路径（Scan Path）到设计中，以便藉由结构测试方式（Structure Test），例如DC与AC扫描，来找出芯片在制造时所发生的潜在错误。相信此种结构测试法（Structure Test）可满足所有需求，部分测试机甚至仅使用结构方式进行测试。最后，有愈来愈多的BIST与SoC设计整合，但几乎仅限用于嵌入式内存测试，而在该类测试中，其运算系统方式到pattern generation须符合内存的排列架构。然而，并非所有内存皆采用 BIST测试。同时，BIST所需的额外费用仅值得用于大型嵌入式内存，而小型内存仍须采用外部测试。

工程师会选择何种测试方式呢？这并不容易回答。功能测试是测试机以外部测试的唯一可行方式，不仅是因为容易使用，且所需讯号范围较为广泛。从高速SerDes到DC至RF讯号，皆为SoC所需项目，而外部功能测试则是提供多样化高效能讯号及所需测量的唯一方式。不过功能测试在嵌入核心方面并无法执行有效测试，而结构测试是较为理想的方式。目前的趋势已走向提高结构测试的层级，且大部分SoC设计中的数字区块均采用此方式测试。BIST将继续进行在内存中的任务，随着功能的突破，可让特定高速I/O埠的回路测试成为整体测试的一部份。

芯片设计人员将根据特定应用，在其SoC中加入这些测试方式。测试机设计人员的挑战在于要以节省成本，在客户的测试策略中涵盖上述任何一种的混合方式。意思是要结合高效能量测装置来执行功能测试，并以低效能量测装置支持结构测试或 BIST。

因此，采用可调式、有高度弹性且可配合客户测试需求的单一平台将可迎接这项挑战。这种平台可配置成为支持客户的自有测试模式，提供所有高效能功能测试、结构测试或以BIST支持，使成为最能节省成本的测试方式。

新的Digital I/O挑战

上述问题还引发出与Digital I/O（数字输入/输出）测试新趋势相关的各种有趣议题。就传统作法而言，过去是将I/O同步化。意思是说只要有一主要控制的频率（Master Clock）去主控所有数据速率，并能预知所有跟主要控制的频率（Master Clock）对应的I/O运作频率。但这种结构的问题在于当处理器核心的速度因时代进步发展而越来越快时，I/O的速度却仍维持在基本的速度。过去所做的变更只有将数据总线加宽，但要经过PC主板传送大量讯号，尤其这些讯号必须全部同时到达却是相当困难。

为了解决这个问题，新的I/O标准，如Serial ATA（S-ATA）和PCI Express改用连续且「无频率」（Clockless）的数据总线。这种方式可用一个高速的数据输出 (速率为1.5、2.5或3.0Gbps）来传送较以往传统平行且同步之总线更大量的数据。由这些接脚输出的数据会特别加以编码，以确定含有大量的频率记号（Edges）。换句话说，会将1和0的长字符串「打散」，确保可在输出讯号上进行大量转输。接着将此输出讯号经过PC主板传输，而接收器会恢复数据的频率，并撷取分解接收到的位。这种结构的优势在于数据不须在预测的时间内抵达，并可同时使用数个此种的SerDes（串化器/解串化器）总线来增加带宽，而每个SerDes皆有自己的频率复原器。

这种芯片接口测试也凸显了一个有趣的问题。由于无从得知数据频率，便无法使用传统的数字测试接脚（Digital Pin）来测试。此外，测试人员以特殊的Bit Error Rate Tester（BERT）来测试传输线长度，并任意投入一些数据来撷取受测芯片（Device Under Test；DUT）的传输线长度。这些数据通讯的芯片，用特殊的BERT测试的接脚类型不但能复原数据，还能设计让可程序化的抖动频率数量内以极高的速率提供数据。但问题在于，用BERT所做的测试相当昂贵，特别是当DUT上有16或32个I/O的时候。

在测试生产运作时，现在的芯片大部分都具有BIST功能。针对此点，现在的生产测试包含以下方法：

测试工程师使用生产导向的解决方案设备，可提供低成本测试头主卡（Test Head Card），其包含四个绕回「线道」（Lane），每个线道都具有高速的取样器和数化器，以及可程控的ISI注入滤波器（Injection Filter）和DC参数测试功能。这种单线道取样器的优势在于它能执行与取样示波器相同的所有功能；此外，由于此取样器以DSP为基础，相较于使用timing markers和可设定临界点的传统「shmoo」技术，可将测试时间缩短四～五倍。

解决方案设备的可变性是追踪科技生命周期的关键。当新科技产生，如SerDes，就必须以较昂贵的BERT去发挥测试功能。当制程与芯片能达到比较好的特性，便能选择较低成本的测试方案。在此种情况下，制造者在高阶SoC测试机和极具成本效益的中阶SoC测试机方面，便可选择回路测试的配备，而不必因为DUT上只有少数的高速接脚，便被迫使用昂贵的解决方案。

（作者为LTX美商尧智首席技术长暨企业营销副总裁）

[2] D.A. Smolyansky, Time Domain Network Analysis:Getting S-parameters from TDR/T Measurements - Infiniband PlugFest, 2004＞

（作者为LTX美商尧智首席技术长暨企业营销副总裁）如果说IT（Information Technology；信息技术）界要颁发最速黯淡奖，那么笔者可能会提名InfiniBand，理由是InfiniBand的规格及标准规范自1999年开始起草，2000年正式 发表，之后主力业者纷纷退出。 （作者为LTX美商尧智首席技术长暨企业营销副总裁）InfiniBand：还会有多少人想起我？ Configurable processor将成SoC主流你可在「 可配置处理器标志着第四代微处理器设计开始，这种技术更加适合SoC的设计。本文介绍基于Tensilica XPRES编译程序实现处理器配置性能优化的方法，采用可配置处理器设计技术的多处理器系统单芯片（MPSoC）设计实现。 」一文中得到进一步的介绍。 采用可配置处理器实现多处理器SoC设计在「采用可配置处理器实现多处理器SoC设计」一文为你做了相关的评析。

市场动态

由攻到守——SoC芯片技术发展新趋势如果说IT（Information Technology；信息技术）界要颁发最速黯淡奖，那么笔者可能会提名InfiniBand，理由是InfiniBand的规格及标准规范自1999年开始起草，2000年正式 发表，之后主力业者纷纷退出。我国IC设计产业与南港IC设计研发中心发展现况InfiniBand：还会有多少人想起我？ 东芝与Celoxica宣布推出针对东芝媒体嵌入处理器（MeP）平台的设计流程，该流程以Celoxica公司采用C的整合工具DK设计套件为基础，整合了电子系统级（ESL）设计与采用平台的系统单芯片设计解决方案。你可在「 历经数年的技术推展，系统单芯片（SoC）至今已成了市场上随处可见的芯片解决方案，似乎不再是当年那个高不可攀的技术名词。不过，今日这些SoC方案其实仍局限在数字功能的整合上，而一个完整电子系统中不可或缺的模拟功能，在SoC中还是难以与数字功能并存的。」一文中得到进一步的介绍。 SoC在模拟、数字整合上的发展议题在「当芯片的设计不断地朝微缩尺寸发展，芯片的设计工作已经不可同日而语；最原始的使用电路闸设计、进展到利用计算机辅助语言如Verilog与VHDL来提高设计的效率、一直到最近几年最流行的软硬件协同设计，也就是ESL方式的EDA工具使用。」一文为你做了相关的评析。