近十年来，积体电路不论是在晶片最高操作速度或是每颗晶片所整合之功能正以等比级数的速度成长。而高性能的积体电路也被广泛地运用在高频无线通讯及光纤通讯中。平行电脑，高解析图形处理及网路骨干等应用也都得利于近年来积体电路朝向便宜、密度高以及易使用趋势。使这些应用不再是遥不可及的梦想。但此也意味着在同一个系统晶片内，所要面对介面电路和同步的问题也相对复杂。
锁相的观念在1930年代发明后，很快地被广泛运用在电子和通讯领中，这些包含了记忆体、微处器、硬碟驱动装置、射频无线收发器和光纤收发器中。而单晶片锁相回路（PLL）更有助于发展高性能和低成本的电子系统。虽然在不同制程和应用中锁相回路的设计有相当的差异，但是它的基本观念从那时发明后几乎没有改变过。 [1,2]
锁相回路可视为一个输出相位和输入相位的回授系统。用以同步输入参考讯号和回授后输出信号。并让其操作同样的频率。如(图一)所示，简单锁相回路[3,4]是由三个电路构成，分别为相位侦测器（Phase Detector）、回路滤波器（Loop Filter）、压控掁荡器（VCO ）。
整个回授机制会藉由比较压控掁荡器及参考讯号之间相位来改变压控掁荡器的相位，最后使得这两个讯号保持固定相位关系。而所谓的“锁相”就是两个相位之关系经由锁相回路达到固定的关系而不会随时间改变。因此，相位是频率对时间所积分而来，当回路锁定时，锁相回路会产生一个相对于输入之小相位误差的输出，但其频率是相同的。而如果这两个条件有任一个不成立，锁相回路则处在没有锁定状态。总结来说，锁相回路它将相位侦测器所得到的结果，经由回路滤波器转换成电压形式的讯号去控制压控振荡器相位。达到锁定状态时，输入和输出的频率是完全相同的。
电荷帮浦式锁相回路
虽然第一类锁相回路已被广泛运用在数位形式中，它们的缺点常阻碍了它在高效能积体电路中的使用，其中最大的问题就是受限的获得（acquisition）范围。假设一个锁相回路在开启时，其掁荡器输出之频率和参考频相差甚多时，回路由未锁定状态到锁定状态是一个非常不线性的状况，因为相位侦测器（Phase Detector）并不能判断不相等频率的两讯号。锁定的问题，使得上述之第一类锁相回路之间交互限制更加紧缩。如果减少滤波器之频宽来抑制控制电压上的扰动，但会使得获得（acquisition）范围减少。而在今日大部分的应用中，因为掁荡器的中心频率会随着制程和温度变化，所以锁相回路通常需要一宽范围的获得（acquisition）范围。
电荷帮浦式锁相回路[5,6]可以很容易和结合辅助频率电路来增加频率锁定范围。它结和频率相位侦测器更广泛被使用在今日大部分的应用中。电荷帮浦式锁相回路，如(图二)所示。原先在图一的相位侦测器被频率相位侦测及电荷帮浦取代。电荷帮浦的作用是将频率相位侦测器的状态转换成一个类比的输出讯号去控制掁荡器。其中这四个电路主要功能如下：
- ●频率相位侦器通常为一数位电路，其输出为逻辑准位(U/D)讯号。
- ●电荷帮浦用以转换逻辑准位(A/D)讯号为一电流讯号(Ip)。
- ●低通滤波器转换器将电荷帮浦所产生电流讯号(Ip)转换成一类比电压讯号(VC)。此讯号也是锁相回路所谓的控制电压。它对整个回路的性能影响最大。
- ●掁荡器产生一输出讯号，其频率受控制电压(Vc)所控制。
频率相位侦测器
频率相位侦器是一数位电路，它通常是由输入参考讯号(R)和掁荡器回授讯号(V)的上升缘所驱动。如(图三)所示，频率相位侦器输出讯号U和D可能会组成三个状态。其中U和D同时为逻辑一的情形并不会发生。考虑讯号V上升缘发生时，会有三个事件可能会发生。
- ●频率相位侦器会由状态三转到状态二。而使D讯号为逻辑零。
- ●频率相位侦器会由状态二转到状态一。而使U讯号为逻辑一。
- ●频率相位侦器保持相同的状态。这时表示U已经动作了。
同样的方法，考虑讯号U上升缘发生时，会有三个事件可能会发生。
- ●频率相位侦器会由状态一转到状态二，而使U讯号为逻辑零。
- ●频率相位侦器会由状态二转到状态三。而使D讯号为逻辑一。
- ●频率相位侦器保持相同的状态。这时表示D已经动作了。
如果U和D是分别用以增加和减少振荡器回授讯号(V)的频率，这个频率相位侦测器就可以产生正确讯号来平衡两个输入讯号之频率差。 (图四)为基本频率相位侦测器电路图。 [3,6]
电荷帮浦:
电荷帮浦是由两个相互匹配电流源组成，每一个电流源值为一固定值(Ip)，如(图五)所示。电流是流出输出点还是流入输出点，是决定于两个开关SU 和SD 的状态。如果SU 关上也就是U为逻辑一，电流(Ip)会透过上面的电流源流出输出点而对低通滤波器作充电的动作，反之，如果SD关上也就是D为逻辑一，电流(Ip)会透过下面的电流源流入输出点而对低通滤波器作放电的动作。如果不是这两个状态，两个开关都会打开的状态，则没有电流对低通滤波器作充放电动作。此时的输出点为一高阻抗点。 (图六)为一基本电荷帮浦电路图。 [7]
低通滤波器:
大部分锁相回路的标准订定来自低通滤波器设计。在一个回路滤波器，额外的极点（poles）和零点（zeros）可以被加入于整个开回路的转移函数中。此转移函数也订义了整个锁相回路的杂讯和暂态性能。整个低通滤波器是利用被动元件组成，也可以用主动元件组成。而大部分是由被动元件组成，主要的原因是因为它较容易被分析，而架构相较于主动元件组成简单。而它的对杂讯的抑制力也比较强。低通滤波器通常会用ZLC(s)表示,如(图七)所示,可以将一电流讯号转换成电压讯号。它们可以是一阶、二阶或是更高阶的架构。
压控掁荡器
如果一掁荡器的输出频率可以被一电压讯号所控制，此一掁荡器就是所谓的压控掁荡器（VCO）。我们可以定义一理想的压控掁荡器为一电路可以产生一周期性输出讯号，其频率为一线性方程式。控制的参数为控制电压(Vc)，如(图八)所示。其输出频率值可以方程式一表示。
其中(0 压控掁荡器自由掁荡频率（free-running frequency），KV 为控制增益以rad/s/V表示。由方程式一中可以简单地看出因为(0 的存在在一定控制电压范围下，输出频率不会接近零。换言之，控制电压产生一频率，其变化会在压控掁荡器自由振荡频率附近。
在研究锁相回路时，通常都把压控掁荡器视为一线性非时变的系统，而控制电压视为这系统的输入。输出讯号的相位则被视为这系统的输出。由于相位是频率对时问作积分而来。所以输出讯号的相位可以表示为：
这透露了一个压控掁荡器有趣的性质：要改变输出相位，首先必需改变输出的频率，然后再由对时间作积分得到相位的改变。此外，输出讯号的相位不能只靠当时控制电压瞬间的值来决定，而是由控制电压的历史决定。 (图九)为一个四级环式掁荡器电路图。
@大標:CMOS锁相回路设计实例
以设计一个320MHz CMOS锁相回路为例，其参考讯号频率20MHz。所以回授之除数(N)为16。整个锁相回路如图二所示，除了回授路径上加入一除数为16的除法器。在设计整个锁相回路首先就是要决定低通滤波器的参数值。以二阶低通滤波器为例，以下为设计步骤：
- (1)为了得到相位边限为60度以上，取r等于5，阻尼系数(等于1时)
- (2)再利用整个回路频宽设计为参考频率的二十分之一。
- (3)再由阻尼系数公式求出C1和C2值。
| 《公式三 其中wz、wp分别为锁相回路闭回路转移函数中的零点和极点。由公式(三)就可以得到C1 是C2 的24倍。》 |
|
| 《公式四 以电荷帮浦，如(图七)所示，电流(Ip)为100uA，和压控掁荡器，如(图十)所示，控制增益(Kv)为120MHz/V，可以得出电阻值(R)为8.34Kohm。》 |
|
| 《公式五 C1 电容值为77pF而C2电容值为3.2pF。》 |
|
(图十)为锁相回路布局图，它所使用的制程为台积电0.35um 1P4M，整个晶片面积为2030×1770μ㎡，而(图十一)为其布局后锁相回路锁定波形，可以从图十二看出，一开始锁相回路的输出频率和参考频率相差甚远，经由整个闭回路的机制，使得掁荡器的控制电压慢慢接近参考频率所对应的电压值，最后经过一段时间，整个锁相回路会达到锁定的状态。
结论:
在锁相回路发明之后约七十年，持续地在电子、通讯及仪器中找到新的应用，包含了记忆体、微处理器、硬碟驱动器等等。而发展的趋势也朝向低电压、高速、面积小发展。这些都需要新的电路技巧去作提升，这也是从事电路设计者所努力的目标。 （作者张湘辉为台大电子所博士班研究生；刘深渊为台大系统晶片中心研究教授）
- 参考资料：
- [1] 杨清渊 "时脉同步器与频率合成器之设计" 博士论文，国立台湾大学电机工
- 程研究所
- [2] Behzad Razavi "Design of Analog CMOS Integrated Circuits" McGRAW-HILL
- [3] F. M. Gardner, Phaselock techniques, 2nd ed. New York: Wiley, 1979.
- [4] Dan H. Wolaver, Phase-locked loop circuit design, Prentic-Hall, Inc. 1991.
- [5] B. Razavi, Monolithic phase-locked loops and clock recovery, IEEE press, 1996.
- [6] R. E. Best, Phase-locked loops: theory, design and applications, New York: McGraw-Hill, 1984.
- [7] I. A. Young, J. K. Greason and K. L. Wong, "A PLL clock generator with 5 to 110 MHz of lock range for microprocessors", IEEE J. Solid-State Circuits, vol. sc-27, pp. 1599-1607, Nov. 1992.
- [8] W. S. T. Yan and H. C. Luong," A 900MHz CMOS low-phase-noise voltage-controlled ring oscillator" IEEE Transactions on circuits and systems II, vol. 48, pp.216-221, Feb. 2001.
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![《图九 四级环式掁荡器 [8]》](/art/2003/12/051754505683/p9.gif)
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