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可在量产中实现良率管理的STT-MRAM磁性测试
 

【作者: Siamak Salimy】2021年06月02日 星期三

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由于STT-MRAM(自旋转移距-磁性随机存取记忆体)具有快速、非挥发性、耐用,低功耗和可扩展的优点,是目前正迅速获得关注的新记忆体技术之一。它是替代eFlash的强大候选者,尤其是对汽车、物联网和其他低功耗应用特别有吸引力。然而,为了支援在高产量时所需要的高良率,它需要新的测试方法。


STT-MRAM技术是一种电阻式记忆体,由于装置的磁性状态,使其资讯位元(bit)可以被储存在其中。它是基于磁性穿隧接面(MTJ),一种同时具备非挥发性、高速、可靠、可扩展且低功耗的基本自旋电子元件。 MTJ被整合在CMOS制程的互连层中,它的结构像是三明治一样,有两个铁磁层,分别称为自由层(FL)和参考层(RL),并由作为隧道位障的薄绝缘体隔开。


当FL和RL的磁化方向平行(P)时,此装置具有低电阻状态;反平行(AP)时,该装置具有高电阻。在晶片操作里,STT-MRAM被编程,如基于电晶体的储存技术一样。然而,储存在STT-MRAM中的资讯是以磁性存在,一些新的电气测试需要在STT-MRAM晶片制造过程中施加外部磁场。这些测试目的是提取物理参数,加快测试速度,并评估磁抗干扰性。



图一
图一

STT-MRAM的基本参数

STT-MRAM具有两个电阻状态(P和AP),这两个状态之间的比率,被定义为隧道磁电阻(TMR),其中RAP和RP分别是AP和P状态下的电阻(1)。



图二
图二

为了从P状态切换到AP,需要最小的电流去突破两个状态之间的能量障壁EB。 EB取决于与制造过程相关的参数,并且是记忆体端通过热稳定因子来影响记忆体储存时间性能的关键。



图三
图三

其中kB是玻兹曼常数,T是温度,t0是逆向尝试频率。 ?越高,MTJ的磁态越稳定,而且需要更多的能量进行编程。热稳定性因子可以针对目标应用来进行优化,例如,记忆体在应用中对数据储存时间需求,主要要求可扩展性(高密度整合)和操作速度。另一方面,对汽车或工业储存记忆体而言,主要的考虑是在恶劣环境下的强健储存能力。


TMR以及STT-MRAM MTJs的切换能力和稳定性因子可透过测量MTJ的磁滞曲线来提取,这个曲线则是透过改变垂直于器件表面的外部磁场进行测量(平行于FL和RL),同时感测MTJ电阻。



图四
图四

制造过程中的MRAM器件级测试需求

在整合了STT-MRAM的CMOS或FD-SOI技术中,MTJ全端在晶圆厂制程就可以完成(前端)。



图五
图五

器件级测试的第一步是在WAT(晶圆接受测试),透过一系列特定参数如Rp,Rap,TMR和?,以及包括凿穿电压在内的其他几个参数来控制制造过程。在此步骤中,STT-MRAM晶片中MTJ测试结构的代表被作为测试载具,利用磁和电的激发来提取磁滞曲线。在此测试中,可对STT-MRAM晶圆进行分类。在WAT中获得有竞争力的测试时间的关键因素,是器件顶部磁场的快速变化,以便在最短的时间内测量磁滞曲线。


在后段制程中,必须对晶圆上的晶片进行良率管理测试,这是在晶圆分选 (WS) 测试中完成的,旨在晶片组装制程之前进行分类。在最终测试 (FT) 中,对单个封装晶片进行测试以管理产品制造良率。


WS测试用于评估嵌入式逻辑记忆体的功能。记忆体阵列中每一位元的编程和读取是循环的,而分类目的,是要识别出源于制造过程因素的永久性切换故障中的位元。由于 STT-MRAM 中自旋转移矩切换的随机性造成的非持久性切换故障,会被量化验证其发生的次数不超过 ppm 范围。


提取 STT-MRAM 阵列中每个位元的记忆时间也是必须的。对于某些应用,例如汽车或储存等级的记忆体,需要较长(+10 年)的记忆时间,这对于测试来说非常长。为了压缩记忆测试的测试时间,温度、干扰电流和外部磁场等加速因素就非常重要。


FT 是对 WS 的补充,增加了磁抗扰度测试,此测试包含应用外部磁场来干扰晶片。当磁场被改变时,记忆体的读取就被以循环的形式来验证储存的资讯不受强度低于指定抗扰度范围的寄生磁场的影响。


Hprobe开发了专门用于在外部磁场应用下测试MRAM的磁性自动化测试设备, Hprobe 磁性测试仪专为 WAT、WS 和 FT 控制步骤而设计,并为 STT-MRAM 嵌入了最先进的高效率且具有成本竞争力的测试方法。


(本文作者为Hprobe公司创办人兼技术长)


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