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芯片制程与设计再上高峰 EDA工具对应出招
 

【作者: 籃貫銘】2008年08月06日 星期三

浏览人次:【7184】

自摩尔定律提出后,芯片制程便不断快速的向下加压,企图在短时间内于单一晶粒(Die)中创造出更多的晶体管数量,同时延伸出整合度更高的芯片设计。在两年前,市场的主流制程为0.13微米,但先进制程已发展至90、甚至是65奈米,而如今,0.13微米的产品以逐渐退出市场,90及65奈米将成为市场的老大,但肩负效能先锋的逻辑芯片和内存芯片却已前进至45奈米制程,甚至将在今年年底前,把制程一举推至32奈米。


制程细微化之后,不单只芯片开发者面临严峻的考验,代工厂与设备业者也同样备感压力。包含曝光、蚀刻、成膜、溅镀等制程技术,都必须再提高一个档次,同时要避免过高的失败率。因此,要有能力量产一个先进制程的产品,将变得愈来愈困难。为了解决新一代先进制程所带来的种种问题,EDA工具商也尝试透过新工具的提出和设计工具的强化,来协助客户渡过制程挑战,顺利导入量产并提高获利。


自摩尔定律提出后,芯片制程便不断快速的向下加压,企图在短时间内于单一晶粒(Die)中创造出更多的晶体管数量,同时延伸出整合度更高的芯片设计。在两年前,市场的主流制程为0.13微米,但先进制程已发展至90、甚至是65奈米,而如今,0.13微米的产品以逐渐退出市场,90及65奈米将成为市场的老大,但肩负效能先锋的逻辑芯片和内存芯片却已前进至45奈米制程,甚至将在今年年底前,把制程一举推至32奈米。
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