奈米制程设计（0.13微米或以下）中瑕疵的型态与分布，导致测试型态的改变，是件不争的事实。简单而言，必须在以阻塞（stuck-at）错误模型与标准的内存内建式自我测试为主的量产测试之外，再增加额外的测试，否则整体的测试质量将无法达到可接受DPM之标准。

这篇文章将阐述那些用来提高测试质量的各种技术，例如利用可准确产生频率周期之PLL来进行实速测试，以及全速式内存内建自我测试。除此以外，也经一并介绍测试压缩的技术，其中还包括所支持之实速（at-speed）式瞬变（transition）错误测试，多重侦错测试以及其他各种以扫描链测试为主的附加测试向量。值得注意的是，这些都不会增加测试时间或有任何设计上之限制，亦不需要改变测试机台之接口。

测试目标与可测试设计

测试策略和可测试设计之目标，在于有效率的执行测试来发现出瑕疵品，进而确保好的成品交付到客户手中，所以考虑测试策略时千万不可忽略这项原则。换言之，终极目标便在于无瑕疵品的比例越高越好，以及通过量产测试之瑕疵品的比例越低越好。因此在获取利润的同时，如何有效的控制良率，测试质量，以及DPM （每百万颗成品中的瑕疵品比例） 将是决定质量的重要目标。每一项都应该优化才好。

良率

良率是衡量量产过程的一种质量标准。假如所有的产品在制造时均无瑕疵，那么将完全不需要测试。然而事实上，所有的量产过程都将会产生一定程度的瑕疵品，而且必须在客户拿到成品前将这些瑕疵品加以剔除。

那么可测试设计是否可影响良率呢? 显而易见，是的。假如可测试设计会增加一定程度之逻辑电路，那么良率便有可能因为测试逻辑而降低。显然良率的降低会减少那些可带来利润的良品数量。因此通常在选择可测试设计解决方案时，会审慎考虑额外的电路面积所带来之影响。

此外可测试设计可被用来诊断出瑕疵品之原因，并进而加速错误分析的流程。所谓错误分析通常被用来改善量产流程，以及提高良率和控制成本，所以任何能帮助错误分析之可测试设计都直接与成本控制息息相关。

测试质量

这篇文章中所提到测试质量的定义，是指测试能够侦测出量产所导致瑕疵的有效性。测试质量与传统错误模型中测试或错误涵盖率计算公式有一个重要的分野；测试质量有赖于存在于被测组件的瑕疵数量，测试或错误涵盖率计算公式则是根据某一种特殊错误模型前提下，所侦测出错误的比例。假如所有瑕疵的故障行为皆可由阻塞错误模型解释，那么测试质量便直接与阻塞错误模型的测试或错误涵盖率有关。然而许多组件都有各种不同型态之瑕疵，同时所展现出的行为也不必然是所熟悉之阻塞错误模型所能解释。况且瑕疵有可能发生在组件的任何地方，甚至包含内存数组或缓存器组合逻辑电路。

总而言之，整体测试质量应优先考虑。针对各种不同逻辑电路型态中瑕疵的分布情况，整体的测试质量应可被预测。这项数据也许不一定存在，但是可以藉由量产和及错误分析的经验值估算出来。

以一个量产过程顺利的组件为例，一半的线路属于逻辑闸，另一半线路则属于内存数组。然而实际的瑕疵发生比例并非50：50。假设60％的瑕疵存在于内存数组中，同时只有一半的内存数组可被测试。那么即使剩下逻辑闸的部分能够被完全测试，整体测试质量的最佳结果也只能达到70％。归根究底，根本原因还是在于有30％的内存数组没有测试。

量产测试主要还是着眼于整体测试质量的提升。如果有某种程度比例的瑕疵可化约成某种形式的错误模型，那么针对这种特殊错误模型所得到的错误涵盖率，即使只有50%，还是可以被接受。幸运的是，大部分在0.18微米或以上制程下的瑕疵，均可经由少数型态的错误模型所侦测出来。其中最有名的例子便是所谓的阻塞错误模型。藉由结合Iddq测试，对于逻辑闸而言，可以得到相当好的测试质量。至于内存数组则可以利用一般广泛使用的内存内建式自我测试组件，搭配其各种运算方法，例如March、Checkerboard，以及retention进行测试。事实上，许多公司早已有效地运用这些策略来提升测试质量。

每百万颗成品的瑕疵率 （DPM）

DPM的定义为通过量产测试后，出厂成品中瑕疵品的数目（又称之为测试脱逃品）。通常可和测试质量以及良率组成一个数学方程序。简单而言，良率和测试质量会对DPM构成影响，任何一项若能有显著的提升，DPM便能大幅降低。

如(图一)，除非采取正确的策略，否则从传统制程（0.18微米）到奈米制程将会导致DPM大幅提高。不但良率降低，同时那些阻塞错误模型测试所无法侦测出的时序瑕疵也会增加。以这个例子而言，如果在0.13微米制程下仍然采用0.18微米制程所运用的测试策略，由于良率降低与未侦测出的时序瑕疵，DPM将会成长20倍。

《图一 制程提升与DPM的关系》

奈米制程的新纪元

无庸置疑，奈米制程能够加速系统整合以及提升效能。然而却并非完全没有代价。例如有别于传统型态的故障，便无法化约成标准的错误模型。尤其值得注意的是，在0.13微米或更先进制程下，如果不考虑时序效应的话，与时序相关的瑕疵品数量便会大幅增加。此时质量问题便会接踵而至。根据业界的经验，针对先进制程中逻辑间上所发生之瑕疵数量而言，2％或更高比例的瑕疵会与时序息息相关。[1], [2]

其实从0.18微米制程进步到0.13微米制程有许多问题。其中最大的关键，便在于质量。先进制程的良率通常略低，同时传统的阻塞错误模型将不再完全有效。业界曾经对此现象有过研究。如果从0.18微米制程转变到0.13微米制程的情况下，DPM有可能从1倍提高为20倍。原因何在呢？原来是仅仅只有考虑阻塞错误模型与Iddq错误模型所产生测试向量的话，将无法侦测出那些与时序相关的瑕疵。结论是测试质量应当考虑结合不同型态的错误模型所归纳出来的瑕疵涵盖率，所以在0.13微米制程下，若是不考虑时序相关瑕疵的话，瑕疵涵盖率可能最高只达到98％。

其实类似的情况也会发生于内存。相同的道理，也应该针对内存中与时序相关的瑕疵来增加额外的测试。

到此所讨论的前提是假设逻辑闸数目在不增长的情况下，依据不同的设计方式而言。然而事实却并非如此完美。随着设计整合度的提高，芯片中包含愈来越多的逻辑闸与功能性电路，随处可见各种高速的内存数组以及缓存器组合电路。也许能够针对不同种类的瑕疵发展出相对应的运算方式来进行测试，但是数量却可能成千上百。要实现这些所谓的内存内建式自我测试电路可不简单，因为绕线的困难度与面积的增加会让工程师头痛不已，若是放弃却又会导致整体测试质量的恶化。

整体测试质量的技术

前面的讨论主要是着眼于为何要针对逻辑闸和内存数组中与时序相关的瑕疵，进行更完整的测试。同时还要兼顾许许多多小型的内存数组。因此从传统的测试迈向奈米制程设计的环境时，如何侦测出时序瑕疵与测试小型内存应该是维持整体测试质量的要素。

利用PLL电路的实速扫描测试

支持实速的扫描测试其实早已行之有年。大部分的公司却都感受不到在传统阻塞错误模型测试之外，再增加这种类型测试的必要性。然而现况已经改观。实速扫描测试的原理其实相当简单。只要利用慢速测试机台的频率将测试向量送至扫描链中，并且在所要求的时间范围内产生二个功能性的频率波形，即可从一个正反器发送出一个瞬变信号，并进而在另一个正反器捕获到反应信号。所谓扫描电路便是利用自动测试向量产生（ATPG）的工具，来产生这些高测试涵盖率的向量，以确保侦测出那些时序瑕疵。

实速扫描测试的功能性频率通常来自于测试机台。由于受到机台本身以及设计电路频率的影响，其准确度通常会大幅变化；许多待测组件会迫使测试机台在最快的速度与最高的准度下运作。然而即便测试机台能产生待测组件所需的频率，也很难确保频率信号的质量能与组件中PLL电路的频率相提并论。如果无法确保实速扫描测试中频率的准确性，那么很有可能误杀好的组件，却同时让瑕疵品过关。于是一种利用组件上PLL电路，加上些许控制逻辑电路的方法便应运而生。其目的很简单，便是确保实速扫描测试中频率的准确性。

目前有一种称之为可命名式捕获程序（named captured procedures）的新型测试技术。ATPG工具可以藉由这种新型程序来定义PLL与频率控制逻辑的动作；例如外部控制信号与内部频率的相对关系。如此一来，ATPG工具即可针对设计电路中那些时序瑕疵，而产生类似于传统方式的实速扫描测试；其重点在于可以选择需要启动的内部频率。当储存测试向量时，内部的频率信号则转化为外部的控制信号以及触发所需内部频率信号的周期数。

有些设计会需要许多时序状态或许多输入信号来完成PLL的控制。在某些情况下，甚至会有高达300位大小的控制缓存器被用来启动PLL。事实上，透过增加测试向量的周期数或大量的输入信号来控制PLL均不切实际，因此在前述所谓的可命名式程序中支持「条件（condition）」式的宣告语句，可以针对特殊的内部频率顺序下，有效地定义控制PLL所需的信号。因此工程师不再需要大费周章去设定PLL的控制译码过程，ATPG工具可在传送扫描单元上的测试向量时，自动计算出条件所需要的位值。

利用PLL产生精确的频率信号进行实速测试，已经有效地被许多公司用来降低DPM。参考(图二)。在有些个案中，甚至在0.18微米制程下，亦也有所改善。此外用于实速扫描测试中最普遍的错误模型为broadside瞬变模型。简言之，这种模型可以检查出每个逻辑闸端点的累积延迟时间。通常会以慢速频率将测试向量送至扫描链，然后再切换到功能模式，并且产生二个实速的频率波形。第一个频率负责利用时序组件产生转态信号。第二个频率则负责利用另外一个时序组件（或称之为观察点）捕获转态信号所造成之结果。当然，这一切动作得在所规定的频率下完成。

《图二 实速扫描测试可以利用内部的PLL来求取准确的频率》

＜注:只要利用可命名式捕获程序来描述外部控制信号与内部高频频率的关系，即可定义所需要的时序周期。至于测试向量的产生则可完全自动化。＞

全速内存内建式自我测试

内存也同样会有时序瑕疵。一般标准的内存内建式自我测试的技术，虽然标榜驱动频率来自于PLL，然而仍然需要数个周期来完成读取与写入的动作。原因如下，至少需要一个周期负责地址与数据的设定，而另一个周期则负责读写的发生。由于奈米制程技术所带来时序瑕疵的问题，导致内存内建式自我测试也需要所谓的实速测试；有些公司甚至还发现标准的运算方式已不敷使用。因此客制化的运算方式以及全速式的连续周期读写技术便应运而生。利用这两种崭新的技术，某些公司可以在操作频率为700MHz或更高的环境下获得质量上的改善。

虽然内存内建式自我测试已被业界所接受并广泛运用。然而不可讳言，会有一些额外的逻辑电路与绕线的问题。换言之，对于那些大型的内存数组，内存内建式自我测试可以提供有效的测试向量来进行全面的测试。至于那些为数众多的小型内存，内建式自我测试所带来的额外逻辑电路与绕线问题便浮上台面，其结果甚至会影响良率。

不影响设计的小型内存宏测试

一种标榜可以在不需要增加额外控制电路，却又可以针对小型内存或类似的组合电路提供特殊测试向量的方法，称之为宏测试；参考(图三)。由于不需要外加逻辑电路，因而没有绕线或效能上的负面影响。因此宏测试可以说是测试小型内存或缓存器组合逻辑电路的理想解决方案。运用这种技术可以针对每个小型内存来定义所需的测试向量。接着便是想办法配合不同模块产生对应的向量。ATPG工具会将这些向量转化为个别的扫描加载向量与捕获向量。一般常见于宏测试所用的运算方式，可以为简化版的March算式。

由于ATPG工具能够自动地将宏测试向量转化成扫描向量，因此可以尽量将不同内存所搭配的宏向量交付工具计算，最后产生可平行测试的向量。如此一来，上千个不同的小型内存即可同时测试。至于测试宏向量所需的扫描向量数目，则取决于宏中最长的向量。所以大部分宏测试所适用的内存地址大小，均不会超过256。

《图三 宏测试能够把小型内存所需要的测试向量转化为扫描测试向量；因为这些向量均可被利用和验证。》

在执行宏测试的过程中，有一项非常重要的准则：当扫描链加载载出时，千万要避免不适当的写入动作，以免影响内存之内容。倘若内存的write_en信号可由输入管脚控制，或者内存的频率信号完全与扫描频率信号无关的话，对ATPG工具而言，就不会有任何的问题，否则write_en信号应受到scan_en信号控制，以确保在扫描链加载载出时完全关闭。其具体作法是利用一个AND闸与scan_en的反向信号，即可在扫描时关闭write_en信号。事实上，在扫描过程中避免内存的写入动作是一个好的设计经验，因为可以减少不必要的功率消耗。

宏测试不仅能够把一连串测试向量转化成扫描向量，同时也能产生所谓的实速测试向量。其原理在于把2到4组实速的时序向量集结成一组扫描向量。(图四)正是说明这种方式如何运作。除此之外，宏测试也支持可命名式捕获程序以及利用PLL来产生实速频率信号。

《图四 宏测试亦可适用于实速测试向量的产生》

＜注:这个图例显示一组3个实速周期的写入，读取以及读取数据捕获的动作。其方法在于加载一串扫描链的向量时，将电路的时序深度列入考虑。一旦第一个频率触发后，在深一层时序的扫描单元上的位值将被捕获，以便等待下个频率来临时执行所需要的动作，以此类推。＞

如何运用可测试设计来改善良率

前文之所述的种种测试技术主要着眼于提升整体测试质量，另外一个重要的课题则在于如何运用可测试设计加速故障分析流程，以改善DPM并且获利。ATPG工具能够读取测试机台上故障的测试向量，并进而诊断出发生瑕疵的逻辑闸端点，这些被ATPG工具诊断出的瑕疵点还可以和实体数据库互相链接。像是Calibre RVE与DESIGNrev工具便能够利用ATPG工具的诊断结果，显示出所有可能的逻辑闸或联机的实体位置；如(图五)。对故障分析的工程人员而言，这项结果可以当做起点，用以决定量产中瑕疵的根本原因。加速这项流程，无形中便加速良率改善的时程，并且提高产能与获利。

内存中的故障也同样需要被诊断，以加速故障分析与改善良率。内存内建式自我测试不但要提供错误向量的地址与数据之外，并且还得支持修复的技术。大型的内存通常都会包含备用列或备用行。其目的是修复在内存中所发生的瑕疵。智能型的内存内建式自我测试系统会报告是否可修复，以及所需修复的列或行。如此一来，内存的瑕疵便能得到修复，良率自然得到改善。

《图五 实体设计工具能够读取ATPG工具诊断出来的瑕疵可能点，所产生的实体位置图可以作为故障分析过程的起始参考》

更上一层楼

利用PLL进行的实速测试，全速式内存内建自我测试，宏测试都是传统的阻塞错误模型测试与标准型内存内建自我测试之外可以考虑的附加方案，其目标就是为了控制奈米制程下DPM的问题。整体的测试质量有赖于瑕疵的分布情况以及采用何种测试方案来侦测出这些新型故障；当量产时采用这些基本的测试方法后，接下来便是进一步分析通过量产测试的脱逃品。此时所有的精力应该着重于提高现有的测试涵盖率，或者是考虑新的测试方案以及错误模型。

目前已有数种新型的错误模型被证明在量产测试中可以有效地降低DPM，其中一个显著的例子便是多重侦测错误模型。此外还有一些错误模型正在被研究用于量产测试的环境。有些结果已经出炉，并被发表于2004年的国际测试研讨会（ITC）。

基于实体设计分析所发展的测试向量，在不久的将来也将会是重点。此外未来还会有越来越多的测试，用以提升整体测试质量。可以预期的是，向量增加的速度也会越来越快。举例来说，实速式broadside测试向量的总数，通常是相对应阻塞错误模型向量的3~5倍。显然若把多重侦测测试向量和其他各种测试向量考虑进来，将会让问题更加复杂化。

考虑所有新型测试向量的因应之道

无庸置疑，为了维持DPM，会需要愈来愈多的向量来测试奈米制程的组件。因此还是得不计一切代价来确保测试质量的稳定与良率的影响。其实业界已为此困扰许久；一种独创而名之为内建式决定性测试（EDT）的技术已被发展出来，可以克服传统决定性测试的种种缺点[9]。EDT会在含有扫描链设计电路之外建构一个逻辑电路，能够对测试时间与数据量进行高达100倍的压缩。如此一来，所有各种针对奈米制程组件所需的测试向量均可轻易地考虑进来。参考(图六)。

《图六 内建式决定性测试（EDT）》

＜注: EDT会在包含扫描链设计电路的周围置入解缩器与压缩器逻辑电路，存入于测试基台中的压缩向量，可以透过解压缩器有效地加载扫描链。被捕获的结果则透过压缩器载出，以便于验证。从测试机台的角度而言，EDT的测试向量与标准的扫描测试向量并无二致；更重要的是，无须对设计电路做任何更动或改变。＞

运用EDT技术的Testkompress ATPG工具已快速地被业界所接受，特别是针对那些奈米制程组件所需要的实速测试。对于许多公司而言，一但采用0.13微米制程时，broadside的实速测试将变的非常重要。如果不采用EDT技术的话，跟旧制程相比，有些公司得增加5倍的测试时间来维持DPM，因此测试机台的资源和成本支出便成等比例增加。

EDT主要是根据一项事实，也就是所有ATPG工具所产生的向量只有大约1～2％比例的位值需要被清楚地定义。而且这些在扫描单元上被指定的位值，大多数都无法再侦测到额外的瑕疵。因此那些在扫描单元上不需要被指定的位值，便可以透过半随机产生器决定。在传统的ATPG测试，这些可由半随机产生器所决定的位值为扫描向量中的一部分。结果98～99％由扫描链连续加载的数据都是那些半随机可决定的位值，并且不会对所针对的错误点有决定性的影响。EDT技术能够利用转换方程序（解压缩器），对扫描链提供所需的位值。被压缩的数据可以透过极少数的扫描输入管脚，被转化成所需指定的位值，散布于设计中许许多多的内部扫描链上。由于容许更多的内部扫描链，与传统的方法相比，可以大幅缩短所需的加载载出周期。因此只要百分之一的周期数，便能够为所有决定性错误产生所需的位值，并且加载到内部扫描链上。

以下便是EDT测试向量生成的过程：

总之这项技术可以适用于目前所有可能的扫描测试类型，并且维持相同的测试质量。由于测试时间与数据可以压缩到100倍，因此即便把奈米制程设计所需的各种测试向量加在一起，最后的测试时间仍然比传统的阻塞错误模型测试向量为短。（有关于EDT更详细的技术数据可以参考[9]、[10]、[11]的文献。）

值得一提的是，EDT逻辑只需要0.1％或1％左右的额外电路，因此良率的损失几乎不受任何影响。不仅如此，以往大部分的压缩技术都需要特殊的模式或者是额外的测试向量来进行故障向量的诊断。但是EDT技术却可以直接针对已压缩过的向量与故障报告进行诊断。

结论

这篇文章主要在探讨奈米制程设计时，考虑整体测试质量所可能采用的一些基本策略。这些都可被视为奈米制程测试的基石。

根据测试逃脱率的高低，许多公司会增补这些测试。甚至于会有许许多多新型的测试向量与错误模型应运而生。于是乎像EDT这种技术便能够在不增加太多额外逻辑电路，并且利用现有测试资源与带宽的情况下，容许工程师们尽情发挥所有奈米制程设计所需的测试。

（本文作者为Mentor Graphics Design For Test部门技术市场部经理；本文译者为明导国际资深工程顾问戴定普）

＜参考文献

[1] K. Kim et al.，"Delay Defect Characteristics and Testing Strategies"，"，IEEE Design & Test of Computers，Sept-Oct 2003，pp. 8-16.

[2] B. Benware et al.，"Effectiveness Comparisons of Outlier Screening Methods for Frequency Dependent Defects on Complex ASICs"，IEEE VLSI Test Symposium （VTS 03），2003.

[3] J. Saxena et al.，"Scan-Based Transition Fault Testing: Implementation and Low Cost Test Challenges，" Proc. Int'l Test Conf. （ITC 02），IEEE Press，2002，pp. 1120-1129.

[4] N. Tendolkar et al.，"Novel Techniques for Achieving High At-Speed Transition Fault Test Coverage for Motorola's Microprocessors Based on PowerPC Instruction Set Architecture，" Proc. 20th IEEE VLSI Test Symp. （VTS 02），IEEE CS Press，2002，pp. 3-8.

[5] X. Lin et al.，"High-Frequency，At-Speed Scan Testing"，IEEE Design & Test of Computers，Sept-Oct 2003，pp. 17-25.

[6] T. Powell et al.，"BIST for Deep Submicron ASIC Memories with High Performance Application"，Proc. Int'l Test Conf. （ITC03），IEEE Press，2003.

[7] J. Boyer and R. Press，"New Methods Test Small Memory Arrays"，Proc. Test & Measurement World，Reed Business Information，2003，pp. 21-26.

[8] R. Benware et al.，"Impact of Multiple-Detect Test Patterns on Product Quality"，Proc. Int'l Test Conf. （ITC 03），IEEE Press，2003.

[9] F. Poehl et al.，"Industrial Experience with Adoption of EDT for Low-Cost Test without Concessions"，Proc. Int'l Test Conf. （ITC 03），IEEE Press，2003.

[10] G. Mrugalski et al.，"Planar High Performance Ring Generators"，IEEE VLSI Test Symposium （VTS 04），2004.

[11] J. Rajski et al.，"Embedded Deterministic Test"，IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，Vol. 23，No. 5，May 2004. ＞

延 伸 阅 读	Mentor Graphics宣布Tata Consultancy Services决定采用Mentor Graphics的可测试设计（DFT）工具，藉以支持各种复杂的制程技术和设计流程。相关介绍请见「Tata Consultancy Services选择Mentor Graphics可测试设计工具」一文。 半导体测试与封装服务供货商ST Assembly Test Services（STATS）最近扩充其具有可测试设计（DFT）性能的整合式解决方案。你可在「STATS推出DFT方案可降低测试成本并缩短研发周期」一文中得到进一步的介绍。 已有近30年市场资历的半导测试设备厂商Credence在2004年3月宣布与另一家设备业者NPTest合并，企图以「1+1＞2」的加乘效应站稳竞争优势。在「新Credence台湾团队亮相 主打SoC测试设备」一文为你做了相关的评析。

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