帳號:
密碼:
最新動態
 
產業快訊
CTIMES/SmartAuto / 產品 /
ST的CLEAN研究計畫可降低電子產品功耗
 

【CTIMES/SmartAuto 報導】   2006年01月17日 星期二

瀏覽人次:【755】

ST目前表示,該公司的一項名為「在NanoCMOS SoC中控制漏電流(Controlling Leakage power in NanoCMOS SoCs,CLEAN)」的歐洲綜合性計劃。為期三年的計劃由歐盟執行委員會共同贊助,目標是研發可在65奈米以下CMOS製程設計中控制泄漏電流的解決方案,從而延長電池壽命並降低電子產品功耗。

但對半導體元件而言,由於不斷改進的製程不足以應對日漸增加的漏電流問題;因此,ST的65奈米晶片製造能力,將降低漏電流的解決方案深植在設計領域中。

CLEAN計劃將開發新一代的泄漏功耗模式;設計方法學與技術;以及原型EDA工具,即使針對最複雜的系統,也能管理並最小化泄漏功耗。

CLEAN計劃協助克服65奈米及以下製程技術節點的技術瓶頸,特別是泄漏電流、製程變異性以及提升可靠度等,ST先進系統技術部研發計劃經理暨CLEAN計劃領導人Roberto Zafalon表示:「這項計劃的最終成果將能為下一代元件減少功耗,同時增加設計的生產力,並改善複雜元件的可管理能力。」

CLEAN計劃的成果預計將跨越各種不同方面的低泄漏電流設計,從建模到最佳化;從設計解決方案到設計方法及工具都包含在內。由於良好地整合該計劃參與夥伴的能力,並獲得歐盟執行委員會的支持,CLEAN的成果將在消費性電子、EDA工具等多種不同事業版圖中,為歐洲奈米電子產業的發展提供更多商機。

關鍵字: 義法半導體(ST::半導體Roberto Zafalon  EDA 
相關產品
ST推出功能性手機專用立體耳機放大器晶片
ST整合推出藍牙和FM-Radio收發器系統晶片
意法半導體新款音訊處理器內建FFX技術
ST推出支援全球標準的Full HD iDTV電視平臺
ST推出新款低成本解析度電視機上盒解碼器
  相關新聞
» 新思科技與台積電合作完成16FFC製程的Custom Compiler認證
» Mentor Veloce 硬體加速模擬平台協助Barefoot Networks驗證完全可程式設計開關
» 是德科技於DAC展出EDA軟體的多項創新功能
» Cadence即將舉辦IP技術研討會分享最新IoT與HiFi技術趨勢
» 台積電認證Mentor Graphics軟體可應用於其10nm FinFET技術早期設計開發
  相關文章
» 實現虛擬設計
» 不分顏色:無色與雙色雙重曝光設計的對比
» MachXO2控制開發套件優勢探討
» 在醫療儀器領域做創新的研發!
» 看清電視匯流真相--Define New TV

刊登廣告 新聞信箱 讀者信箱 著作權聲明 隱私權聲明 本站介紹

Copyright ©1999-2024 遠播資訊股份有限公司版權所有 Powered by O3  v3.20.1.HK8B14A97CSSTACUKY
地址:台北數位產業園區(digiBlock Taipei) 103台北市大同區承德路三段287-2號A棟204室
電話 (02)2585-5526 #0 轉接至總機 /  E-Mail: webmaster@ctimes.com.tw