Altera昨（20）日宣布，发表新一代28-nm Stratix V FPGA，该款具有1.6 Tbps序列交换能力，采用各种创新技术和尖端的28-nm制程技术，降低了宽带应用的成本和功率消耗；并采用台积电（TSMC）28-nm高性能（HP）制程技术进行制造，提供110万个逻辑单元（LE）、53-Mbits嵌入式内存、3,680个18x18乘法器，以及最高速率28 Gbps的整合式收发器。

Altera 28-nm Stratix V FPGA系列

该组件还采用了专用硬式核心硅智财（IP），提高了系统整合度和性能，且没有成本和功率消耗代价。该系列包括四种型号产品，满足了无线／固网通讯、广播、计算机和储存、测试和医疗市场的多种应用需求。

Stratix V GX和Stratix V GS FPGA含有66个高性能、低功率消耗12.5 Gbps收发器。Stratix V FPGA支持多种3G、6G和10G通讯协议以及电气标准，并满足兼容性要求，例如，10G/40G/100G、Interlaken和PCI Express（PCIe）Gen 3、Gen2、Gen 1。该组件还支持与10G背板（10GBASE-KR）和光模块的直接链结。Stratix V GT FPGA的28-Gbps收发器设计用于满足CEI-28G规范。28-Gbps收发器每信道功率消耗只有200 mW，大幅度降低了系统单位带宽功率消耗。

除了收发器带宽，Stratix V FPGA还包括一个7 x 72位的1,600-Mbps DDR3内存接口，以及所有I/O上的1.6 Gbps LVDS信道。Altera表示，Stratix V FPGA在所有FPGA中实现了整合度最高的硬式核心IP，提高了组件性能，且没有功率消耗或者成本代价。组件增强功能包括PCIe Gen3/Gen2/Gen1、40G/100G以太网络、CPRI/OBSAI、Interlaken、Serial RapidIO（SRIO）2.0和10 Gigabit以太网络（GbE）10GBASE-R。增强了读／写通路的内存接口包括DDR3、RLDRAM II和QDR II+。