就以往的IC制程来说，工厂所能生产的IC尺寸其实都不大。也由于制程较宽的缘故，能够整合在一起的零组件并不多。一般来说，会先将大尺寸IC排除，而把其余的小尺寸IC兜在一起。随着整个制程技术愈趋精良，IC的尺寸也较以往缩小许多，于是IC设计业者开始思考如何把一些主要的IC整合在一起，系统单芯片(System on Chip；SoC)设计趋势于是逐渐形成。

更由于当前热门话题--信息家电(Information Appliance；IA)对于产品讲究轻薄短小的需求影响，使得SoC技术领域成为IC设计业者兵家必争之地。与IC设计业共存亡的EDA产业，亦在此风潮的推波助澜之下，后势看涨。对于IC设计业者来说，选择符合本身需求的EDA工具，是掌握市场契机的重要关键；而对EDA厂商来说，具备提供量身订作的设计服务，方能获得客户的青睐与支持。这两者间的良性互动，也是SoC发展成功与否的不二法门。

制程技术演进与模块化

系统单芯片，顾名思义就是将原本基板上的独立模块整合一起，像是内存或其他较小的核心电路，例如以前的8048、8049或8086等。以手机来说，一个小小的芯片中就包含了许多的模块，如微处理器、传输所需媒介(如硬盘所用之DSP)、内存、接口(I/O)电路等，全部要放入一个小小的芯片里，这也就是SoC最简单扼要的定义。

SoC，系统单芯片，可以被看成是一个完整的系统，系统中涵盖了CPU、内存、输入/输出(I/O)装置及控制时间(Timing Control)流程等功能的模块。能够将以往各自独立于基板上的功能模块整合在一起，主要可归功于制程技术的途破演进，过去制程仍宽的时候，所有的功能模块在基板上各自分开、独立运作，所需基板体积亦大。如今制程技术演进已趋成熟，各模块间的尺寸差异也缩小到一定程度，原本大尺寸的关键零组件已不复见，取而代之的是体积尺寸相仿的模块。设计人员于是开始把关键模块试着整合在一起。

模块化与制程转化难题

而当大多数模块达到一定的制程水平之后，电路设计是否成为一个主要的关键？其实并不一定。因为目前大部分都已经是模块化，差别只是在于各家的制程不同，倘若该模块被别家公司所采用，则采用的公司就必须将此模块中原有的旧制程，移转成该公司自己的新制程，这是一个较为麻烦的过程！

而且，一个模块或许会卖给1～2家公司，也可能卖给数十家公司。举例来说，ARM是一家生产CPU Core的公司，而Motorola、TI、Ericsson或Siemens等公司会来购买他们的产品；由于ARM和其他公司的制程未必相同，因此就必须有一个转换模块内部制程的动作，这个过程极为耗时。也因此，目前许多业者已经在思考要建立一个设计制程的标准，适用于各家公司，藉以减去转移制程的麻烦；不过目前为止仍是一个理想，短期之内还无法达成。

形式不同 功能各异

通常电路设计的模块可概分为「Soft Module」和「Hard Module」两种。

《图一 》 数据源：Cadence

Soft Module：

主要是以描述的方式将电路图画出来。以描述的方式将某个模块与电路相凑合，由于并非实际画出电路图，当中所有的设计概念，包括传输时可能产生的时间差都是想象的，因此还必须经过将此设计概念转换成Hard Module的手续，较为耗时，所需的动作相对也较繁琐，不易操作。

Hard Module：

和Soft Module最大的差异点，在于Hard Module乃是真正在设计后做出一个实体来。由于已经将设计概念落实化，因此有其一定的规格存在；并省略掉设计不符需求的考虑，其操作步骤亦较Soft Module来得容易。

一般来说，IC设计业者此两种Module均有提供，视客户的需求而定。例如，智原公司Soft Module和Hard Module便两者兼备。Soft Module因为只需提供设计概念，因此价钱较Hard Module低。对于IC设计人员来说，Hard Module较易上手，所需时间亦较Soft Module减少许多，虽其价钱比Soft Module昂贵，却可以省去许多负荷。

模块整合 效能提升

以往各个不同作用的模块，独立放在印刷电路板(PCB)上时，模块间用来链接的媒介是一种金箔制品，但金箔在传送讯号的时候，速度并不快。现在我们把模块全部整合在同一个芯片里，缩短模块与模块间的传送距离后，讯号传送的速度也就相对加快，功能则不会受到影响。

唯一需要注意的问题是以往IC各自独立时，金箔面积大，不太需要考虑到电流的影响。如今由于IC都整合在一起，金箔相对变小，电流过大可能会导致金箔破裂，因此需要建立一些缓冲(Buffer)来把大电流改成小电流。至于SoC所拥有最大的优点，就是体积小及省电。而当前正热门的IA及可携式产品如移动电话等来说，轻薄短小和低耗电量是最必须的考虑。

IC设计模式现况与趋势

IC设计在初期的设计模式特点为各自独立的Block，因此只需要处理好个别的Block即可，此阶段称为TDD(Timing-Driven-Design)。之后由于模块逐渐被整合在一起，如内存、CPU等，大的Block必须作一整合的动作，此阶段称为BBD(Block-Based Design)，目前大多数业者皆可达到此阶段。

最后，就是到达所谓平台(Platform)阶段，为一较为复杂的整合，称之为PBD(Platform-Based Design)，属于成品与成品间的高度整合度，目前尚无业者达到此阶段，但成为未来趋势已是必然(表一)。

SoC设计所面临的问题

无法避免的物理现象：

由于制程变得越来越小，IC几何大小已经明显缩减许多，以往不需去注意的问题或物理现象渐渐浮上台面。例如，在驾驶一辆大卡车时，路面上的小坑洞其实是会被忽略的，因其所能影响的程度还太小，不至于构成大威胁。反之，如果是驾驶一部50CC的小机车时，纵使是路面上的小水洼也可能对驾驶者构成某种程度的威胁。载距变小，所需面临的现实环境问题当然相对增加，因此许多EDA设计人员的当务之急，便是找出更多不为人知的物理现象问题，以提供更完整的解决方案。

全方位设计人员难寻：

《表一 芯片整合阶段。 》 - BigPic:685x95 数据源：Cadence

以往的设计人员只需要专注于某一方面的设计，现在则必须对其他部分的设计也要有一定程度上的了解。目前解决这个问题的方法有二种：一是购买该部分已经开发出的成品；另一方法就是找到会设计的人才。然而，无论是购买成品或是培养人力，都需要耗费一段不算短的时间。倘若采用已经设计好的解决方案，则无可避免地必须增加一道将其原有制程转换成目前所用制程的手续；之后，还需找出合适的沟通接口，测试彼此间的讯号是否兼容，过程十分非常耗时耗力。因此许多业者正积极规划，希望能够合作制订一个全球共通的标准，但仍未达成。

协同设计工具因运而生：

在设计完硬件工具后，EDA设计人员还须设计一些让程序进行的软件，让SoC设计人员能把软件放到计算机中去仿真。因此，现在的设计人员必须做到硬件与软件整合仿真的工作，而不再像以往只需设计硬件，单单传送数字讯号的仿真即可。硬件同时也必须执行一些软件程序，配合硬件的讯号，同时测试结果。因此出现了一个新的名词「System Level Design」--系统层级设计。协助此种设计的工具则称之为Co-Simulate Tool，也就是整合硬件和软件的协同设计工具。

《图二 EDA业者网站—益华网站。 》 资料来源：http://www.cadence.com

模拟和数字整合困难重重：

前面所讨论的皆属于数字(Digital)讯号的部分，现在如果把模拟(Analog)讯号一并整合进来，将是更浩大、更难臻完善的理想，因为牵涉到更为复杂的问题。例如，高频线路会产生干扰，EDA设计人员就必须针对此部分，仿真出在何种情形下会出现何种程度的干扰现象，还要考虑设计时的带宽问题。因此在模拟与数字的整合部分，将是EDA设计人员所面临最大的挑战。目前来说，要做到完全整合，仍是一项「不可能的任务」。

此外，由去年年底开始，许多的晶圆厂纷纷将原本的0.25微米制程，调整为0.13或0.18微米制程，这对于设计人员来说，所面临的最大问题为其运算部分的Timing架构会不同，连带也会影响到系统(System)端的Timing问题。

《图三 EDA业者网站—明导信息。 》 资料来源：http://www.mentor.com

IC设计趋势与EDA工具

IC设计的演进正迈向一个新阶段，而「工欲善其事，必先利其器」，EDA工具就扮演非常重要的角色，以下将针对SoC的设计演进及各阶段所需工具做一概述：

第一阶段：仿真、布局工具

早期制程仍大时，芯片中所能置入的晶体管数量十分有限，最多只能放进大约20万个逻辑闸，但现在却已可以放入400～500万个逻辑闸。同样地，过去做IC设计也比现在容易许多，因为所要画的电路图并不多，因此IC设计人员通常会把所有的电路图都画出来，直接送去仿真、测试该电路图可不可行。在当时，主要工具是用来仿真逻辑闸，然后再将电路图转成光罩，因此所需工具有二个：仿真电路图的仿真工具(Simulation Tool)和制作光罩的布局工具(Place & Route Tool)。

第二阶段：合成工具

然而，不可避免的是电路图也可能画错，所需时间也可能很长。许多设计人员于是想到，如果不必亲自去画电路图，一定可以节省不少时间，于是有了合成工具(Synthesis Tool)。合成工具最大的功能在于只需描述各个模块的功能为何，却不需亲自画出电路图。举例来说，如果要做一个定时器，只要把定时器所需的功能概念告诉合成工具，模块有几个Pin脚，每一个Pin脚的功能又是什么，合成工具便会自动将电路图画出。其高达100％准确度和时间短的优势，着实提供给IC设计人员很大的协助。以目前来说，已是很普遍的协助设计软件。

第三阶段：电路切割工具

时至今日，当有更多的电路可以被整合一起时，合成工具俨然已成为必备的工具之一，同时也成为当前各EDA业者亟欲发展的现阶段课题。面对愈来愈多、愈来愈复杂的电路图，设计人员必须将其做一分隔(Partition)，我们把这类工具称为电路切割(Design Planning)工具。电路切割工具可以把一个模块中的不同电路依照其功能不同，预先分隔成几个部分，让其独立的电路各自运作完成之后，再将其整合一起。如此一来，便能够分工合作且齐头并进，省去许多时间，使设计流程更具时间效益。

国内EDA发展现况与趋势

愈来愈多的客户需求，及受整体大环境的影响，促使台湾业者也积极朝向SoC之路前进。因此，用来辅助IC设计的EDA产业地位也蓬勃发展。EDA可称为是一个标准模板，让许多设计人员可以依循其中的快捷方式走，而省去多数耗时费力的麻烦。对于设计者来说，一个适当而功能强大的EDA辅助工具，可以协助他们在最短时间内设计出最佳的IC产品。

一般来说，我们将IC设计大概分成合成、布局及实体验证三部分。EDA业者亦针对此部分各自推出不同的设计服务。以国内业者而言，新思科技(Synopsys)在合成阶段的着墨最多，也最为成功；前达科技(Avant!)则是专攻于布局阶段；而明导信息(Mentor)则是注重在光罩出去前的实体验证部分，至于益华计算机(Candence)今年则力推提供整段制程的解决方案(图一)。

IC设计和EDA产业之间，其实可说是相辅相成的关系。IC设计业者采用EDA辅助功能，缩短其设计时程，就等于降低了成本。对于业者来说，当然是大利多，在迈向SoC的上，这样的衣存关系也将更为明显。SoC目前或许还属于口号阶段，但却是业者亟欲达到的目标，也是未来业者生存必须之路径。