为了在 AI 晶片代工市场分一杯羹，英特尔代工部门（Intel Foundry）发布一份关键技术文件，并公开展示一款专为未来超大型 AI 加速器设计的AI晶片测试载具（Test Vehicle）。这款样品不仅展示了英特尔在先进封装领域的肌肉，更直接剑指台积电长期垅断的 CoWoS 技术，试图在矽中介层（Interposer）供应吃紧之际，抢攻亚马逊（AWS）、Meta 等云端巨头的自研晶片订单。

英特尔代工部门公开展示专为超大型AI加速器设计的AI晶片测试载具

根据英特尔曝光的设计细节，这款测试载具采用了英特尔最先进的 18A（1.8 奈米）制程，并透过升级版的 EMIB-T 与 Foveros 封装技术，实现了跨越单一光罩限制的超大尺寸。

该载具目前的面积已达到 8 倍光罩尺寸（8x Reticle Size），英特尔更预告 2028 年将挑战 12 倍。相较之下，台积电目前的 CoWoS-L 约在 3.3 至 3.5 倍光罩尺寸，虽然台积电计画在 2027 年推向 9 倍，但英特尔正利用「面积优势」抢占先机。晶片样品成功整合了 4 颗逻辑处理单元（Logic Tiles） 与高达 12 组 HBM4 高频宽记忆体，资料传输频宽突破 4 TB/s。

英特尔在文件中特别强调其 EMIB（嵌入式多晶片互连桥接） 技术与台积电 CoWoS 的核心差异。CoWoS依赖於一整块昂贵的大型矽中介层来连结所有晶片，随?晶片变大，中介层的良率与产能成为目前 AI 晶片供不应求的主要瓶颈。

EMIB舍弃了整块中介层，仅在晶片边缘需要互连的地方嵌入微小的矽桥。这种做法不仅结构简化、良率较高，更能有效降低热膨胀（CTE）导致的封装翘曲问题，对於超大型 HPC 晶片的可靠度更具优势。

英特尔还导入了 PowerVia（背面供电） 技术。与台积电将电压调节模组置於中介层的逻辑不同，英特尔将整合式电压调节器（IVR）置於堆叠下方，确保超大型晶片在高负载运算时，电力供应依然稳定且低能耗。

产业分析师指出，目前 NVIDIA 的 GPU 占据了台积电 CoWoS 绝大部分产能，导致 Google、Meta 与 Amazon 等客户的自研 ASIC 晶片面临排队困境。英特尔此时秀出巨型封装实力，正是为了向这些客户展示，英特尔拥有足以承载下一代超大 AI 晶片的平台，且具备美国本土制造的地理优势。