美商賽靈思（Xilinx）推出可加速系統驗證的Vivado設計套件2015.1版，具備多項可加快All Programmable FPGA和SoC開發與部署的主要先進功能。新版本的Vivado設計套件包含Vivado 實驗室版本（Vivado Lab Edition）、加速的Vivado模擬器和第三方模擬流程、互動式跨時脈（CDC）分析，以及採用賽靈思軟體開發套件（SDK）進行的先進系統效能分析。

全新版本設計套件內含Vivado實驗室版本、加速的模擬流程、互動式跨時脈分析及先進的軟體開發套件系統效能分析。

全新Vivado實驗室版本

Vivado實驗室版本是Vivado設計套件的免費、簡單編程和除錯版本，包含有Vivado元件編程器、Vivado邏輯和序列I/O分析器，以及記憶體除錯工具。此版本的目的是針對不需要全功能Vivado設計套件的實驗室環境用途，提供一個比全功能設計套件小75%的簡易版，並能大幅減少在實驗室內的設定時間和系統記憶需求。對於需要遠端除錯或透過乙太網路編程的設計團隊，Vivado設計套件2015.1版亦提供一個獨立式硬體伺服器，其大小不到完整版Vivado設計套件提供的1%。

Vivado模擬器和第三方模擬流程

Vivado設計套件2015.1版具備各種模擬流程的先進功能，這些模擬流程可將LogiCORE IP的編繹時間縮短兩倍以上，讓整體模擬效能因此可比之前版本的設計套件快20%。新版本的Vivado設計套件也完全整合了由賽靈思聯盟計畫成員Aldec、Cadence Design Systems、Mentor Graphics和Synopsys提供的模擬流程。

Aldec公司執行長Stanley Hyduke博士表示：「採用賽靈思Vivado工具指令語言（Tcl）庫架構，Aldec現在可透過Vivado設計套件可完全整合Riviera-PRO和Active-HDL。這項獨特的整合功能可讓我們為客戶打造極為簡易使用的設計工具。」

互動式跨時脈（CDC）分析

賽靈思也提供了互動式跨時脈分析功能以擴充其先進的驗證流程，可讓系統設計人員在設計過程中盡早為跨時脈問題進行除錯作業以提升作業效率，進而縮短昂貴的系統內除錯週期。跨時脈分析功能與Vivado設計套件的互動式時序分析和交錯式測試結合使用後，更可提供效能強大的時序分析和除錯功能，並加快產品上市時程。

賽靈思SDK加入先進的系統內效能分析與驗證功能

為了加速開發Zynq-7000 All Programmable SoC元件，賽靈思已針對各種裸機和Linux應用擴充其系統效能和分析工具套件功能。賽靈思SDK現在也可讓嵌入式軟體開發人員為他們的SoC設計分析效能與頻寬，包括處理器子系統的主要效能數據，以及處理器子系統、可編程邏輯和外部記憶體之頻寬分析。Zynq-7000 All Programmable SoC ZC702和ZC706評估板也配備了各種採用AXI流量產生器的系統模型設計。

Vivado設計套件2015.1版本已可支援賽靈思7系列FPGA、SoC和 UltraScale元件。（編輯部陳復霞整理）