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Cadence:与合作伙伴之间的「信任度」得来不易
不同以往的制程,垂直整合将扮演重要角色

【作者: 陳韋哲】2013年06月19日 星期三

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为了让下一代的行动处理器提供更快,更省电的优势,晶片公司、晶圆厂和EDA公司都致力于推进晶片制程技术,目前发展重点无疑聚焦于16/14nm及FinFET制程,并已交出不错的成绩单。在这场技术革命中,益华电脑(Cadence)投入庞大的研发资源,并建立更紧密的伙伴关系,其晶片设计实现事业群研发资深副总裁徐季平(以下简称徐)博士则扮演了重要的推手角色。CTIMES特别​​邀请徐博士和CTIMES总编辑欧敏铨(以下简称欧)针对半导体业先进制程技术以及未来发展状况议题共同探讨,以下为专访重点整理:



图一 : Cadence研发全球副总裁徐季平
图一 : Cadence研发全球副总裁徐季平

欧:对半导体产业来说,现在是一个更复杂的年代,没有人能懂所有的技术、通吃所有的市场;因此现在也是一个合作的年代,而且要深度合作,才能共同渡过技术难关。您堪称是EDA技术的领航者,请谈谈近来的产业变化。


徐:确实如此。今日的半导体市场,自己关起门来做是没有结果的,为了要解决先进制程设计时所面临到的挑战,就必须仰赖晶圆代工、EDA、IP三方伙伴一起协力解决。


我们非常重视与生态系统伙伴的合作关系,就拿我们与ARM以及TSMC一起合作开发的ARM Cortex-A57的测试晶片为例,这颗处理器是第一颗采用FinFET制程技术的设计,其所使用的逻辑闸数量大约一千万个,使得设计困难度变得相当高。为了达成使命,我们三方公司所组成的12人联合工程师团队里,Cadence的工程师便占了7位,这7位工程师又同时拥有将近一千名的研发团队担任技术后援,大家一同投入将近6个月时间进行开发,才得以顺利将开发计画完成。


欧:现在要开发先进制程,不仅要跨领域合作,巨额的投资更是一大门槛。你们投了不少钱吧?


徐:当整个半导体产业开始由32nm、28nm转往22nm、20nm与FinFET架构发展之际,投注相当庞大的金额用于研发,来解决先进制程的挑战,其中在制程开发方面就占了20~30亿元美金;在设置晶圆厂方面更砸下重金将近70亿美金。为了要让制程技术更加进化,相关业者无不卯足了劲,EDA业者同样投入不少投资金额,我估计EDA产业所耗费的研发金额至少超过12~16亿美金。


整体上来看,从32/28nm进入22/20nm的阶段,半导体业者的投资大约成长了两倍,而EDA工具就占了其中的四成。现在要从22/20nm进到16/14nm,投资门槛当然更高了,这对EDA业者或我们的伙伴来说,都是很大的挑战。不过,成果还是相当令人兴奋的。


欧:聊聊这些成果吧!


徐:我们与TSMC、IBM、ARM、Samsung等多家厂商都有14nm以及16nm的FinFET制程技术的合作开发案。当中包括跟Samsung共同合作采用14nm FinFET制程技术的ARM Cortex-A7晶片处理器测试晶片设计定案(Tape Out),以及借助IBM FinFET制程技术的ARM Cortex-M0晶片处理器也已进入设计定案阶段。另外,我们更在今年4月与TSMC的16nm FinFET制程技术上成功实现ARM Cortex-A57晶片处理器测试晶片,该测试晶片是采用Cadence Virtuoso客制化设计平台、Cadence RTL-to-signoff流程、ARM Artisan以及TSMC的记忆体巨集所设计。


由于我们持续投注了非常多的资源,我想Cadence目前在14/16nm FinFET制程技术方面已居于市场的领先地位。这对我们来说可是重要的里程碑,毕竟在这当中所面临到的设计与技术挑战,都需要我们以及TSMC、ARM等多方的工程师共同合作,才能够让晶片客户使用到采用全新IP的制程技术,来实现具有低功耗且高效能的SoC。


欧:可否再多谈谈与TSMC之间的合作状况?


徐:半导体技术的开发大致可分为exploration、feasibility和implementation等阶段,过去Foundry业者往往要进入到implementation阶段才会找EDA公司开始合作。然而,我们与TSMC之间的合作从最早期的设计流程就已经展开,由此可看出TSMC对我们的信任度相当高,这种「信任度」的建立得来不易。


如今我们与TSMC签署了一份为期多年的协议案,特别针对行动、网路架构、伺服器与FPGA应用软体的先进制程设计,合力开发16nm FinFET技术专属设计基础架构。


图二 : 徐季平认为FinFET技术能为电子产业带来全新格局。
图二 : 徐季平认为FinFET技术能为电子产业带来全新格局。

欧:关于目前业界陆续跨入FinFET架构,其中的重要挑战为何?


徐:对于EDA业者来说,FinFET是属于全新的多重闸极3D电晶体,与其他新技术相同,FinFET技术也带来了不小的设计挑战,尤其是对于客制/类比的设计人员来说更是显著。传统的平面电晶体设计,标准单元设计人员能够更改电晶体的宽度,但是现在不能改变鳍(Fin)的高度或宽度,所以提高驱动器强度的最佳做法便是增加鳍的数量,而增加的个数必须为整数,不能添加四分之三的鳍。


除此之外,另一个挑战来自于3D技术本身。由于「3D」代表必须萃取和建模更多的电阻(R)以及电容(C)寄生,所以设计人员不能再只是为电晶体的长度和宽度建模,电晶体内的Rs和Cs,包括本地互连、鳍和闸极,对于预测电晶体的行为都是相当重要的。


由于制程技术目前已经进展到14nm以及16nm的FinFET,对于整个半导体产业来说,可说是一项全新且严峻的设计挑战。如果想要去克服这项挑战,整个生态系统就必须更加密切合作与开发。未来如果相关业者能够协力合作且推动,FinFET技术必定能够位电子产业带来全新的格局。


欧:你们协助ARM实现其64bit高效能处理器,未来ARM与Intel势必在这领域短兵相接,您怎么看Intel与ARM 在64-bit市场的竞争优势?


徐:就效能表现来看,由于Intel制程技术上仍领先于ARM约2-3年,再加上在64-bit市场已经营多时,在目前的竞争上居于上风,不过,ARM的低功耗优势仍是很大的卖点。问题是2-3年后呢?我相信不论是效能或功耗表现,两者在技术上的差异会愈来愈小,而且即使Intel继续在制程上领先,ARM的的使用者还能透过最佳化的架构来提升其性能表现。


因此,未来两者的竞争,与其说是技术之争,不如说是经营模式之争。也就是说,Intel卖的是晶片,而ARM卖的是IP,这已决定了两者面对市场的差异。 Intel是什么都做好了才会拿出来卖,ARM则是将核心做强,并提出完善的设计架构与工具,其他的整合、优化与差异化工作,就交给用户或3rd party来定义与实现。这两种模式各有优缺点,未来在高阶电脑的市场会偏向何方,还有待观察。


欧:最后想请教的是,就技术及投资门槛而言,先进制程的发展似乎愈来愈严峻,您认为摩尔定律会怎么走下去呢?


徐:从16/14nm进展到10nm的研发工作已经开始展开,所面临的技术挑战也更大,不过可以肯定是半导体业必然会过渡到这个新制程阶段。但就矽制程来说,发展到7nm可能就会面临物理上的极限,到这时候,恐怕就得仰赖奈米碳管等革命性的替代技术来接手。


投资成本的节节升高,确实也为新世代制程的推展造成不小的阻碍。在过去,由于新制程的优势明显,一旦可以量产了,晶片大厂二话不说地就会买单跟进,但现在会想很久,既有制程还能用或改善,就再用一阵子吧。


不过,大家终究会买单的。以16/14nm的FinFET来说,在​​强大的市场竞争压力之下,我认为前三十大的晶片厂很快就都会采用,而当产量变大,晶片的成本自然逐步下降,也就有更多厂商有能力引进先进制程。因此,长远来看,今日的先进技术都会成为未来的普及技术,而受惠的,则是所有的消费者。


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关于徐季平


徐季平博士现任Cadence晶片实现事业群研发资深副总裁,除领导数位积体电路产品生产线外,他开创并在Cadence的组织内部不断带领Power Forward的研发。此前,他是Cadence公司产品技术部的首席战略官和综合解决方案全球副总裁。在Get2Chip于2003年4月与Cadence设计系统公司合并之前,他曾担任Get2Chip的总裁首席营运官。


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