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西門子EDA發佈Tessent RTL Pro 加強可測試性設計能力 (2023.10.19)
西門子數位化工業軟體近日發佈 Tessent RTL Pro 創新軟體解決方案，旨在幫助積體電路（IC）設計團隊簡化並加速下一代設計的關鍵可測試性設計（DFT）工作。
隨著 IC 設計在尺寸和複雜性方面不斷增長，工程師必須在設計早期階段識別並解決可測試性問題 |
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以模型為基礎的設計方式改善IC開發效率 (2022.04.25)
以模型為基礎的設計開發，在Simulink建立模型並模擬混和訊號IC設計、受控體和微機電系統（MEMS），本文展示馬達和感測器的範例。 |
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車用雷達IC設計之環境迴圈驗證 (2020.09.23)
本文聚焦於感測器實現數位部分的驗證，但這個環境迴圈方法可以容易延伸到驗證混合訊號和RF設計。 |
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美高森美和Synopsys延續OEM合作 客製化支援新型PolarFire FPGA (2017.05.18)
美高森美公司(Microsemi) 和全球電子設計自動化(EDA)軟體公司Synopsys宣佈延續其多年OEM協議，合作為美高森美的FPGA客戶提供客製化的可程式設計邏輯元件(FPGA) 綜合工具。兩家公司最近在美高森美於二月發佈的新型成本最佳化、低功耗PolarFire中等規模FPGA上展開合作，Synopsys還在該元件的早期使用計畫期間為美高森美提供支援 |
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Mentor為Verification Academy新增SystemVerilog課程和圖案庫 (2016.08.10)
Mentor Graphics公司為Verification Academy增加全新SystemVerilog課程和圖案庫以?明驗證工程師提高專業技能、生產率及設計品質。針對 UVM 驗證的 SystemVerilog 物件導向程式設計 (OOP) 課程由一位業內資深的 SystemVerilog 專家開發，可幫助工程師擴展 SystemVerilog 技能並在新概念、新技術與新方法方面保持與時俱進 |
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Mentor推出原生完整的UVM SystemVerilog記憶體驗證IP庫 (2016.03.09)
Mentor Graphics（明導）推出首個完全原生的UVM SystemVerilog記憶體驗證IP庫，該記憶體驗證IP庫可用於所有常用記憶體設備、配置和介面。Mentor在目前已可支援60多種常用外設介面（commonly used peripheral interfaces）和匯流排架構的Mentor驗證 IP（Mentor VIP）庫中新增了 1600多種記憶體模型 |
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Mentor Graphics在企業驗證平臺新增ARM AMBA 5 AHB驗證IP (2015.11.16)
Mentor Graphics公司推出 ARM AMBA 5 AHB 總線的驗證 IP （VIP）。該新 VIP 在 Mentor企業驗證平臺（EVP）上提供，設計人員在同時使用Questa軟體模擬和Veloce硬體模擬對採用此新規範的晶片設計進行驗證時，可簡化並加快驗證流程 |
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掌握MATLAB 輕鬆駕馭四大科技浪潮 (2014.11.27)
大數據、雲端及行動運算、物聯網，加上低成本的可編程微處理器以及線上教育等，科技潮流一波接著一波，深深改變了工程師和科學家們現在的工作發展，提供了新的機遇，但也伴隨著極大的挑戰 |
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驗證3.0時代 Mentor推企業級驗證平台 (2014.05.19)
由於IC設計的複雜度不斷提高，這使得IC驗證已經成為設計流程中的重要一環。這樣的趨勢，不僅在傳統EDA軟體模擬工具上漸趨明顯，連硬體類比設備也走向這樣的方向，市場也不斷快速成長 |
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Cadence Incisive 13.2平台建立SoC驗證效能與生產力標準 (2014.01.16)
益華電腦(Cadence Design Systems)發表全新版本的Incisive 功能驗證平台，為整體驗證效能與生產力(productivity)再度建立新標準。針對IP區塊到晶片(block-to-chip)與系統晶片(SoC)驗證挑戰，Incisive 13.2 平台提供兩具引擎和更多的自動化功能實現非常快速的效能，加速SoC驗證收斂 |
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思源新版VERDI偵錯軟體可完全支援UVM (2011.05.11)
思源科技（Sprintsoft）於日前宣佈，旗下Verdi自動化偵錯系統開始完全支援Universal Verification Methodology (簡稱UVM)。Verdi軟體在既有的HDL偵錯平台上新增全新的UVM原始碼與交易層訊息紀錄功能，讓工程師們能將複雜的SystemVerilog testbench結構具象化，以便輕鬆地進行先進系統晶片裝置測試的偵錯工作 |
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基於Eclipse的編輯器,用於SystemVerilog和Verilog文件:具有語法,內容輔助,代碼與自動縮進,結構顯示-SVEditor (2011.03.18)
基於Eclipse的編輯器,用於SystemVerilog和Verilog文件:具有語法,內容輔助,代碼與自動縮進,結構顯示 |
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Microsemi採用Sibridge 驗證智財權 (2011.01.06)
美商美高森美公司 （Microsemi）於日前宣佈，已採用Sibridge Technologies的驗證智財權，以減少其創新的FPGA和可客製化SoC產品的上市時間。Sibridge Technologies是創新的ASIC / FPGA，設計與驗證IP，和嵌入式系統解決方案的供應商 |
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新思科技發表全新VCS 多核心技術 (2009.04.15)
新思科技(Synopsys)發表全新的多核心技術：VCS功能驗證解決方案，為新思科技Discovery驗證平台的關鍵元件之一。VCS多核心技術採用多核心CPU的功率，提供了快達兩倍速度(2x)的驗證性能 |
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Verification Now Taiwan 2008 (2008.10.30)
Verification Now Taiwan 2008將於台北君悅大飯店隆重登場。會中，Verilab驗證技術顧問公司的資深經理人，Mr. J.L. Gray，將分享最新的驗證技術應用與趨勢，並與業界菁英共同探討如何善用layered stimulus generation 技術提高SystemVerilog 驗證平台設計的靈活性 (flexibility) 與重用性 (reusability)，以加速驗證平台的設計流程，有效提昇設計生產力 |
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-SVEditor 0.0.1 (2008.07.02)
SVEditor is an Eclipse-based editor for SystemVerilog files. It will feature syntax coloring, structure display, and content assist |
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-HDLObf Version 1.2 (2007.12.05)
HDLObf is intended to be a HDL Obfuscator and identifier name change utility. Primarily designed for Verilog/SystemVerilog support will be added for VHDL/SystemC in future. |
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思源科技推出SystemVerilog支援的新偵錯平台 (2007.07.12)
思源科技推出大型數位晶片以及系統晶片（System-on-chip）偵錯自動化平台Verdi的開發藍圖。新版Verdi偵錯平台整合了不同階層的設計語言及工具，能有效將系統規格到晶片實作的驗證時程縮短一半以上 |
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鈦思代理之Aldec發表改版的Active-HDL(7.2) (2007.01.29)
提供ASIC及FPGA設計工具以及混合語言模擬的廠商－Aldec，於近日宣佈Active-HDL最新版本- Active-HDL 7.2，已於2006年12月11日正式上市。Active-HDL是一套以Windows為基礎，可支援FPGA/CPLD及ASIC設計輸入及驗證的平台 |
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以SystemVerilog語言提升EDA工具設計產能 (2006.04.14)
SystemVerilog目前已經漸漸成為設計與驗證的主流語言，許多廠商在其產品設計中都採用這樣的標準。目前全球估計已有超過150家廠商採用SystemVerilog，而許多先進設計與驗證工程師也開始在standardization process中使用此種語言 |
